算力下沉内存侧：存储芯片产业新变局

执行摘要：AI时代数据搬运成本凸显，内存墙成为数据中心核心瓶颈。以Xcena MX1为代表的新一代架构，基于CXL互连与RISC-V核心，将计算下沉至DDR5与SSD近端，推动存算一体路线落地。本报告梳理存储芯片产业格局、上中下游链条、竞争态势与技术演进，判断近内存计算与可编程性将成为下一阶段产业竞争关键变量。

产业现状：内存墙问题凸显

数据中心AI负载激增，存储体系承压

随着大模型训练与推理需求爆发，数据中心AI负载呈现指数级增长。GPU等加速器的算力提升速度远快于内存带宽与容量的演进速度，导致计算单元与存储单元之间的能力差距持续拉大。在高并发推理场景下，模型参数、KV Cache、中间激活值等数据需要在内存、缓存与计算核心之间反复搬运，存储层级各环节均承压明显。

数据移动成本高于计算本身

产业界一个日益清晰的共识是：在典型AI负载中，数据移动所消耗的能量与时间已经超过计算本身。以DDR5内存为例，从内存读取一次数据所耗费的能量，可能是浮点运算的数十倍乃至上百倍；数据跨越存储层级每下移一层，延迟与功耗都会显著增加。这意味着系统瓶颈已不在“算得多快”，而在“数据多快能到达计算单元”。当算力供给持续过剩而内存带宽增长乏力时，昂贵的加速器大量时间处于等待数据状态，硬件利用率低下，直接推高了单位token的推理成本。

传统存储层级瓶颈加剧

过去二十余年依赖的“寄存器—缓存—内存—SSD”金字塔式存储层级，建立在局部性原理之上。在AI负载面前，这一体系的结构性短板被放大：

具体而言，缓存容量与模型规模严重失配，主存带宽成为推理吞吐的第一约束，而借助CXL等协议扩展内存容量时又会引入协议开销与延迟代价。层级之间“速度递增、容量递减”的固有矛盾，在参数规模以百亿、千亿计的大模型时代被急剧放大。

内存墙成为核心矛盾

上述瓶颈的集中体现即所谓“内存墙”：处理器性能提升快于内存性能提升，两者差距逐年累积，最终使内存访问成为系统性能的天花板。对于数据中心而言，内存墙意味着GPU利用率不足、集群扩容的边际收益递减、能耗与成本攀升。它已从芯片设计层面的局部问题，演变为制约整个AI算力基础设施经济性的核心矛盾。

催生架构革新需求

内存墙问题正在推动产业链探索架构层面的革新，主要方向包括：

• 近内存计算（Near-Memory Computing）：将计算能力下沉到内存附近，就地处理数据，减少搬运。典型如初创公司Xcena推出的MX1架构，基于CXL互连将RISC-V计算核心与DDR5内存、SSD存储整合于一体，把计算推进到数据所在位置，以缓解内存墙瓶颈，同时强调可编程性以降低应用适配门槛。
• 存算一体（Processing-in-Memory）：在存储颗粒内部嵌入计算逻辑，进一步压缩数据移动距离。
• 新型互连与协议：CXL、HBM及更高带宽的内存接口技术，提升数据通道效率。

小结

AI时代的数据中心正从“算力稀缺”转向“带宽与数据移动稀缺”。内存墙问题短期内无法通过单一环节的工艺改进解决，产业逻辑正在从“数据迁向计算”转向“计算迁向数据”。以Xcena MX1为代表的内存侧下沉方案，正是这一转向的先行信号，也为本报告后续章节讨论的产业新变局埋下伏笔。

竞争格局：新旧路线并立

存储市场的基本盘：寡头主导

存储芯片产业长期以来呈现出高度集中的竞争格局。在DRAM市场，三星、SK海力士与美光三大厂商占据全球绝大部分份额，行业集中度极高；NAND闪存市场同样由三星、铠侠、西部数据、SK海力士、美光等少数厂商主导。这种格局的形成有其产业逻辑：存储器属于标准化程度高、价格弹性大的大宗商品型产品，持续的技术迭代与巨额资本开支构成了天然壁垒，制程微缩、堆叠层数提升等路线图依赖长期、高强度的研发投入，使后来者难以正面进入。

传统的竞争维度也因此集中在成本与容量上——单位比特价格、良率、堆叠层数、接口带宽等，构成了三大厂之间的主要博弈场。周期性供需波动下的产能博弈与价格博弈，则是这一市场长期存在的行业特征。

新变量的出现：从“容量竞争”到“位置竞争”

随着AI与数据中心负载爆发式增长，产业的核心痛点正在发生变化。数据搬运的成本与能耗在很多场景下已经高于计算本身，“内存墙”问题日益突出——数据在存储与处理器之间反复搬运，成为系统效率的主要瓶颈。这一结构性矛盾，正在催生与传统容量竞争不同的新赛道：将计算能力下沉到数据所在的内存侧。

这一方向的切入点与传统存储大厂的路线并不直接重叠。传统大厂仍在存储介质本身的能力上竞争，而新玩家试图改变数据的处理位置，以系统架构创新替代部分制程微缩的收益。这构成了新旧路线并立的产业图景。

新玩家的差异化打法：以Xcena为例

初创公司Xcena近期推出MX1架构，是这一新路线的代表性案例。其核心思路是“近内存计算”：基于CXL互连协议，将RISC-V计算核心、DDR5内存与SSD存储整合于同一芯片，把计算推进到数据所在位置，通过减少数据搬运直接缓解内存墙瓶颈。

从产业逻辑看，MX1架构的差异化体现在三个层面：

第一，切入点的选择。 Xcena没有正面挑战DRAM或NAND的介质与制程，而是围绕数据移动效率做架构创新。这规避了与三大厂在资本开支与制程竞赛上的直接对抗，切入了标准存储产品难以覆盖的系统级优化空间。

第二，生态位的选择。 依托CXL互连，MX1产品可以作为主机内存的扩展与处理单元部署在数据中心服务器中，与现有CPU、加速卡体系形成互补而非替代关系。这一定位使其能够嵌入既有数据中心生态，降低了客户切换成本。

第三，可编程性作为门槛。 存算一体架构历史上面临的主要挑战之一是应用适配：专用架构往往要求软件栈重写，限制了可用的应用范围。Xcena强调可编程性以降低应用适配门槛，意在扩大架构的适用面，这决定了此类产品能否从特定负载走向更通用的场景。

竞争格局的演进逻辑

需要指出的是，新路线并非没有风险。近内存计算产品的规模化验证仍需时间，其性价比能否在真实数据中心负载中稳定成立，取决于具体场景下数据搬运占比的高低；CXL生态的成熟度、软件栈的完善程度，也都会影响落地节奏。此外，传统大厂同样在内存带宽、HBM、CXL内存模组等方向持续投入，架构层面的竞争窗口并非只属于初创公司。

总体来看，存储产业的竞争格局正在从单一维度的容量与成本竞争，扩展为“介质优化”与“架构创新”两条路线并立的局面。传统大厂凭借规模、资本与生态优势继续主导主流市场；以Xcena为代表的新玩家则以MX1等近存算一体架构，在内存墙这一结构性痛点上寻找差异化空间。两条路线能否走向融合——例如传统厂商与架构创新者在CXL生态中的协同——将是下一阶段值得观察的关键变量。

上游环节：互连与核心IP

算力下沉至内存侧，并非单一芯片产品的演进，而是一场涉及互连协议、处理器架构与存储控制技术的系统性变革。在这一新架构的产业链上游，三类技术供给构成了基础设施：CXL互连协议承担数据高速通路的角色，RISC-V开放核心降低计算单元的设计门槛，DDR5内存与SSD控制器则提供近存计算的物理承载。三者共同决定了内存侧算力能否规模化落地。

CXL：新架构的关键互连基础设施

在传统服务器架构中，CPU与内存之间的数据搬运由专有总线完成，第三方芯片难以介入。CXL（Compute Express Link）互连协议的出现改变了这一格局。作为基于PCIe物理层的开放互连标准，CXL允许计算单元、内存与存储设备在保持缓存一致性的前提下灵活互连，为“计算靠近数据”的架构提供了协议层基础。

初创公司Xcena推出的MX1芯片是这一技术路线的典型样本。该芯片基于CXL互连协议，将RISC-V计算核心与DDR5内存、SSD存储融合于同一器件，把计算推进到数据所在位置，通过近内存计算减少数据搬运，直击数据中心日益严重的内存墙瓶颈。其架构设计的出发点在于：AI时代数据移动的成本已经高于计算本身，压缩数据搬运距离即是压缩成本与能耗。

值得注意的是，MX1在强调近存算一体的同时，也注重可编程性以降低应用适配门槛。这反映出上游供应商的共同认知：近存计算的硬件形态可以快速演进，但若软件生态无法跟上，实际部署仍会受到制约。可编程性由此成为衡量上游技术供给成熟度的重要指标。

RISC-V：降低芯片设计门槛的开放核心

近存计算要求在内存附近部署大量计算单元，这对核心IP的可获得性与授权成本提出了新要求。RISC-V开放指令集架构在这一环节扮演了关键角色。与专有架构相比，RISC-V允许设计者自由定制核心、无授权费负担，使初创公司与存储厂商能够以较低门槛将计算能力集成到存储器件中。

在MX1的案例中，RISC-V核心正是连接CXL互连、DDR5内存与SSD控制器的中枢计算单元。这种组合模式具有较强的可复制性：存储厂商无需重新构建处理器设计能力，即可借助开放核心在现有产品线中叠加计算功能。可以预见，RISC-V在内存侧算力场景中的渗透速度，将显著快于其在高性能通用处理器领域的推进节奏。

DDR5与SSD控制器：主要技术供给环节

从产业供给结构看，DDR5内存接口与SSD控制器构成了上游最主要的两个技术环节。DDR5凭借更高的带宽与密度，为近存计算提供了数据载体；SSD控制器则在大容量、低成本存储侧承接对时延不敏感的计算任务。Xcena将两者与RISC-V核心整合于单一芯片，展示了上游环节协同演进的方向——存储器件从被动读写单元，转变为具备一定计算能力的主动节点。

上游环节的协同关系

小结

上游环节的竞争逻辑正在发生变化：互连协议的开放性决定了新架构的可行性，开放核心降低了进入门槛，而存储控制器厂商则获得了向计算侧延伸的产业机会。对于传统CPU与内存厂商而言，这意味着价值分配链条的潜在重构；对于新进入者而言，CXL与RISC-V的组合提供了一条绕开既有壁垒的路径。上游技术供给的成熟度与生态建设进度，将在未来数年直接决定算力下沉内存侧这一趋势的落地速度。

中下游：芯片设计与数据中心应用

中游：以架构创新重构计算与存储边界

存储产业的中游环节正经历一场以架构创新为核心的深刻变革。传统冯·诺依曼架构下，计算与存储分离，数据需在处理器与内存之间反复搬运。随着AI工作负载规模膨胀，数据搬运的成本已逐渐超过计算本身，“内存墙”成为数据中心最突出的性能瓶颈之一。在此背景下，近存计算与存算一体架构成为中游芯片设计企业的重点突破方向。

近期，初创公司Xcena推出的MX1架构即为这一趋势的代表性案例。该芯片基于CXL互连协议，将RISC-V计算核心、DDR5内存与SSD存储整合于一体，把计算能力直接“下沉”到数据所在的位置，通过近内存计算大幅减少数据搬运，直击数据中心日益严重的内存墙瓶颈。值得注意的是，MX1同时强调可编程性设计，旨在降低应用适配与开发迁移门槛——这反映出架构创新类产品在商业化过程中，除性能指标外，还需兼顾生态兼容性的产业现实。

中游架构创新的总体逻辑可以概括为：以互连协议（如CXL）为纽带，融合异构计算资源与存储资源，从“数据向计算移动”转向“计算向数据移动”。这一转变不仅改变芯片设计范式，也正在重塑中游厂商的竞争格局——传统内存厂商、处理器厂商与新兴初创企业同场竞技，产业边界日趋模糊。

下游：数据中心与AI算力驱动需求升级

下游应用端的变化是推动中游架构创新的关键拉动力。数据中心与AI算力场景对存储子系统提出了两方面更高要求：

其一，内存带宽需求急剧上升。 大模型训练与推理过程中，参数规模和数据吞吐量持续增长，GPU等加速器的算力提升速度远超内存带宽提升速度，“算力等数据”现象普遍存在。高带宽内存（HBM）、CXL内存扩展等技术因此成为数据中心服务器的标配方向，内存子系统在整机成本中的占比也持续提高。

其二，数据处理效率成为核心指标。 在AI推理、实时分析等场景中，能耗与延迟的主要来源往往不是计算本身，而是数据的搬运与调度。近存计算通过在内存侧完成部分数据处理，缩短数据移动路径，从而在系统层面降低功耗、提升有效算力利用率。这正是Xcena等厂商瞄准“数据移动成本高于计算本身”这一核心痛点的产业逻辑。

上下游协同下的产业变局

从产业链视角看，中游与下游正在形成正向循环：下游AI算力场景的需求升级，为中游架构创新提供了明确的市场牵引；中游计算与存储融合的方案成熟，又反过来拓展了下游数据中心的系统设计空间。

这一变局也带来若干值得关注的产业观察点：

1. 生态竞争加剧。 CXL等互连标准成为各方布局焦点，标准主导权与专利布局或将引发行业间的博弈，相关竞争与合作需在产业逻辑框架下客观看待。

2. 商业化门槛依然存在。 近存计算类产品需证明其在真实工作负载下的性价比优势，可编程性与软件生态适配能力将成为初创企业能否进入数据中心供应链的关键。

3. 传统厂商的战略调整。 内存与存储大厂面对架构变革，需在延续既有产品线与投入新架构之间寻求平衡，产业竞争格局可能因此重构。

总体而言，中下游环节正从“性能提升依赖制程微缩”转向“系统级架构创新驱动”。算力向内存侧下沉，既是应对内存墙的技术选择，也是存储芯片产业价值再分配的开端。未来数年，计算与存储融合的深度，将在很大程度上决定数据中心与AI算力基础设施的演进节奏。

数据观察：市场与资本动向

需求端：AI 拉动存储市场持续扩容

AI 大模型训练与推理对数据吞吐的需求，正在重塑存储芯片的需求结构。与传统应用场景不同，AI 负载对内存带宽与容量的要求呈非线性增长，HBM（高带宽内存）、大容量 DDR5 以及企业级 SSD 成为数据中心扩容的优先采购项。业界普遍观察到，在 AI 算力基础设施投资周期中，存储环节的占比正在提升，存储厂商的产能与定价策略也随之调整。

值得注意的是，AI 时代的核心痛点正在从“计算不够快”转向“数据搬不动”。随着计算芯片性能持续提升，数据在存储与计算单元之间往返搬运所产生的延迟与能耗，在整体系统开销中的比重不断上升，即所谓的“内存墙”问题。这一结构性矛盾，构成了当前存储产业新变局的需求基础。

供给端：近内存计算赛道吸引初创公司布局

围绕内存墙问题，一条新赛道正在成形：近内存计算（Near-Memory Computing），即把计算能力下沉到数据所在的内存侧，从架构层面减少数据搬运。

以初创公司 Xcena 为代表，其推出的 MX1 架构提供了这一赛道的技术样本：基于 CXL 互连协议，将 RISC-V 计算核心与 DDR5 内存、SSD 存储整合于同一器件之中，把计算推进到数据所在位置，从而降低数据移动成本。同时，该架构强调可编程性，以降低应用适配与开发门槛——这也是近存算一体方案能否从技术验证走向规模商用的重要变量。

类似思路的初创公司正在全球范围内陆续出现，近内存计算已从学术论文走向产品化早期阶段。不过需要指出，该赛道目前整体处于技术验证与早期客户导入期，尚未形成稳定的收入规模，商业模式能否跑通仍待市场检验。

互连层：CXL 生态加速成熟

近内存计算的落地，依赖于标准化互连协议的支撑，CXL（Compute Express Link）正是其中的关键基础设施。CXL 允许计算设备与内存、加速器之间以缓存一致的方式互连，使得“计算下沉到内存侧”在工程上成为可能——Xcena 的 MX1 即以 CXL 为基础互连协议。

当前 CXL 生态的成熟体现在三个层面：一是协议版本持续演进，功能覆盖不断扩展；二是主要 CPU、内存控制器与设备厂商逐步纳入产品路线图；三是基于 CXL 的内存池化、内存扩展等应用场景开始在数据中心进行早期部署测试。生态的完善降低了新进入者的准入门槛，也为近内存计算、内存池化等新形态提供了统一的技术底座。

产业逻辑：数据移动成本重构价值分配

综合需求与供给两端，本章的核心观察可以概括为如下产业链关系：

这一链条的产业含义在于：如果数据移动成本持续高于计算成本，价值分配将部分地从计算芯片向存储与互连环节转移。这为存储厂商、互连 IP 供应商以及架构创新公司都带来了新的市场空间。

展望：合作与投资节奏值得跟踪

从资本动向看，近内存计算与 CXL 相关赛道已吸引风险投资与产业资本的持续投入，头部存储厂商与云厂商也通过投资、联合开发等方式参与布局。后续值得关注三个信号：

1. 技术验证节奏：近内存计算方案能否在大规模数据中心场景中证明可量化的能效与成本收益；

2. 生态整合进度：CXL 协议落地速度，以及服务器平台对新互连方案的适配进展；

3. 竞争格局演变：初创公司与既有存储、计算巨头之间，是走向合作分工还是正面竞争，将决定这一赛道的整合路径与投资回报周期。

总体而言，算力下沉内存侧尚处产业早期，但需求拉动力与技术方向已相对清晰，市场与资本的布局节奏，将是判断这一变局演进速度的关键观察窗口。

趋势研判：存算一体走向落地

随着AI大模型与数据中心工作负载的快速扩张，“内存墙”问题日益凸显：数据在存储与计算单元之间搬运的成本，已超过计算本身的成本。在此背景下，存算一体与近内存计算成为产业界缓解内存墙的重要技术路径，其落地进程与CXL互连、可编程性两大关键要素密切相关。

一、技术路径：把计算推进到数据所在位置

近内存计算的核心逻辑，是在数据驻留的位置附近部署计算能力，从而大幅削减数据搬运开销。初创公司Xcena推出的MX1架构是这一方向的代表性实践：该芯片基于CXL互连协议，将RISC-V计算核心与DDR5内存、SSD存储融合于一体，把计算能力下沉到内存侧，直接瞄准数据中心内存墙瓶颈。

MX1的方案有两点值得关注。其一，通过CXL互连实现内存扩展与计算卸载的解耦，使计算资源可以以内存设备的形态接入现有服务器体系，降低了部署门槛；其二，强调可编程性，以降低应用适配门槛。对于近内存计算而言，硬件性能收益能否兑现，很大程度上取决于软件栈与开发生态的成熟度，可编程性正是决定其能否被广泛采纳的关键变量。

二、落地关键：CXL互连与可编程性

从产业逻辑看，存算一体的规模化落地取决于两个条件：

CXL互连是物理基础。 CXL基于PCIe物理层提供缓存一致性协议，使近内存设备能够以标准化方式接入主机，与CPU共享地址空间。这解决了存算一体设备“如何接入系统”的问题，使创新厂商能够以附加卡或内存模块形态进入数据中心供应链，而无需重构整个服务器架构。随着CXL标准从1.x向2.x、3.x演进，设备发现、内存池化等能力逐步完善，为近内存计算提供了更完整的互连底座。

可编程性是生态前提。 历史上专用加速架构的失败案例多源于编程模型封闭、生态适配成本高。Xcena在MX1中强调可编程性，正是对这一教训的回应。对数据中心客户而言，近内存计算要真正产生价值，需要主流AI框架、数据库与分析引擎能够低门槛地利用其能力，这依赖编译工具链、运行时与框架插件的持续投入。

三、演进路径研判

综合技术成熟度与产业动向，近内存计算的落地大致遵循以下路径：

短期内，近内存计算更可能在AI推理、向量化检索、内存数据库等数据局部性强的场景率先落地，因为这些负载的数据搬运开销占比最高、收益最直接。中期来看，CXL内存池化与近内存计算的融合将重塑服务器内存子系统的形态，内存侧可能承载越来越多的过滤、聚合等卸载任务。

四、竞合格局与关注要点

对产业参与者而言，近内存计算的兴起将带来三方面影响：

与传统存储厂商的竞合。 近内存设备本质上是一种“智能内存/存储”，与DRAM、SSD厂商存在合作空间——MX1即整合了DDR5与SSD，说明近内存计算并未取代传统存储，而是为其增加计算附加值。存储巨头既可能自研类似能力，也可能与创新架构厂商形成供应链合作，竞合关系值得关注。

与CPU、加速器厂商的边界重构。 计算能力下沉到内存侧，部分侵蚀了传统CPU与DPU的卸载职责，未来系统内计算资源的分工与调度机制将成为博弈焦点。

标准与生态话语权。 CXL标准的演进方向、近内存计算的编程接口是否形成事实标准，将决定创新厂商能否避免被平台化生态边缘化。

总体研判：存算一体与近内存计算已从概念走向工程验证阶段，Xcena等厂商的实践表明技术路径初步可行，但规模化落地仍取决于CXL生态成熟度、软件可编程性进展以及与传统存储厂商关系的演变。建议持续跟踪主流框架对内存侧计算的支持进展、CXL标准演进节奏，以及存储大厂在该领域的布局动作，以研判产业拐点到来时点。