摩尔定律没死，它只是开始分层

过去一个月，半导体行业发生了三件看似不相干的事。

Intel 在 Dwarkesh Podcast 上摊牌了面向 2045 年的技术路线，CFET、钌互连、混合键合悉数登场；力积电 公布 2026Q3 财报，净利润同比暴涨 338%，靠的却是最不性感的利基型 DRAM 和 PMIC；而大洋另一端，用 DUV 多重曝光逼近 5nm 级的无 EUV 路线，被外界算了一笔越来越贵的账。

把三件事放在一起看，结论其实很清晰：摩尔定律没有死，它只是不再是一条直线，而是裂成了三层——顶层继续往物理极限冲，底座被 AI 推理需求重新点燃，中间的追赶路线则撞上了经济性的墙。

🚀 Intel不装了：追平只是入场券，2045才是赌局

对 Intel 来说，能坐下来谈 2045 年，本身就是一种资格。

要知道，这家公司从 14nm 之后被 台积电 抢走「全球工艺最先进」的椅子，已经追赶了快十年。而现在，18A 工艺已经对标台积电 N2；至于下一代 14A，有行业分析机构估算其技术指标与台积电 A14 的差距被压到个位数百分比、量产进度甚至可能提前一年半载——这一说法来自第三方推演，未经 Intel 与台积电官方证实（参见 Intel 官方节点公告 [1]、路透社相关报道 [2]）。据多位接近代工生态的人士观察，Intel 在先进制程上「终于追上来了」，这是行业近几年的基本共识。

但 Intel 的意图很明确：追赶不是终点，反超才是。接下来几年的重点是改进 18A-P、量产 14A 与 14A-P，让 High NA EUV 光刻技术更成熟，同时解决光罩面积缩水带来的一系列问题，在产能和效率上正面争夺代工市场。

真正有意思的是 20 年后的部分。在访谈中透露面向 2045 年路线的，是 Intel 技术开发团队的核心成员——技术开发负责人 Chris Auth 与长期深耕器件研究的 Intel Fellow Jack Kavalieros（注：此处按 Intel 官方披露的职衔表述 [1]，Chris Auth 现任 Intel 技术开发部门副总裁级负责人；本文初稿称其为「Intel CTO」有误，Intel 现任首席技术官为 Sachin Katti，特此更正）。他们给出的核心是三件事：

• 晶体管结构：从 GAA 转向 CFET（互补场效应晶体管），把 P、N 管垂直堆叠，进一步提高晶体管密度——代价是刻蚀、良率和散热三座大山；
• 互连材料：金属线越做越窄，铜线的电阻问题越来越难熬，Intel 希望用稀有金属钌替代铜，但并非所有线路都能替换，铜线依然有用武之地；
• 先进封装：Hybrid bonding 混合键合可以做到更精细的间距、更高的带宽，成为绕不过去的选项。

值得一提的是，这份 2045 布局并非临时起意——至少在 2018、2019 年就有过多次报道（例如 AnandTech、SemiEngineering 当年对 Intel 器件研究路线的报道 [3]）。而 2045 这个时间点，正是比利时微电子中心 IMEC 公布过的芯片工艺路线图节点 [4]：届时至少是 A2 节点以内，也就是 0.2nm 以下，晶体管甚至要从 CFET 再升级到 2DFET 二维晶体管。

“⚠️ 编辑标注：上图各阶段的起止时间为作者基于公开信息的示意性推演，仅供理解行文，不代表 Intel 官方公布的量产或研发时间表。官方口径请以 Intel Newsroom 发布为准 [1]。

当然，20 年的跨度意味着大量变数。但产业逻辑是不变的：摩尔定律的每一次续命，都是用更大的资本开支和更难的材料工程换来的。Intel 把牌摊在桌面上，既是给客户信心，也是给董事会和华尔街一个交代——先进制程这场牌局，还没有人敢离场。

💰 力积电的财报，暴露了AI的另一半真相

都说 AI 是先进制程的游戏，力积电 的财报给出了另一个答案。

10 月 21 日公布的 2026Q3 数据，几乎每一行都在往上跳（数据来源：力积电法人说明会及投资者关系页面 [5]，人民币换算为作者按当期汇率估算）：

毛利率一个季度提升 20 个百分点，产能利用率逼近满载，这种数字在成熟制程代工行业已经多年未见。原因在哪里？力积电自己说得很直白：AI 推理已成为消耗算力的「无底洞」。

先进制程的晶圆吃得下训练，但推理的量是海量的、分散的、对成本敏感的。于是需求像水一样漫过了先进制程的堤坝，灌进了成熟制程和利基存储的每一道缝隙：

• 利基型 DRAM 晶圆代工价格维持高档，且不受近期市场波动影响；
• 随着 MLC NAND 供应削减，SLC NAND 需求提升，力积电也将涉足 MLC 市场；
• 与 美光 合作的 DRAM 1P 工艺预计 2027Q2 量产；
• 逻辑代工方面，AI 服务器与车规级 PMIC 需求持续旺盛，智能手机厂商对 2027 年 PMIC 产能的需求「仍相当积极」。

于是涨价成了顺理成章的事：力积电在三季度已上调 8%~10% 的投片价格，预计 2027 年还将再涨 10%~20%，并通过长期合同锁定订单。力积电还点出一个结构性事实——存储器产出均价与投片均价之间仍有超三成的差额，这意味着利基存储的盈利空间还没被吃干净。

更值得玩味的是新产能的打法：聚焦 3D AI Foundry 领域，由企业和客户共同投资。成熟制程代工正在从「接单生产」变成「与客户合资绑定产能」——这其实是先进制程行业玩了很多年的模式，如今下渗到了 8 英寸和成熟节点。

一句话总结：AI 的红利不是先进制程的专利，它正在把整条产业链的价格体系重新定价。

⚠️ 不用EUV造5nm，账越算越贵

第三条路线，是所有路线里最拧巴的一条。

在外界看来，用 DUV 多重曝光（multi-patterning）逼近 5nm 级、完全绕开 EUV，本身是一个了不起的工程成就——它把老光刻机的潜力挖掘到了远超预期的程度。但业内专家的共同判断也很冷静：成本、良率和裸片面积上的代价，让继续往前推进在经济上很难成立。

这不是技术不行，而是算术不答应。多重曝光意味着同一层要反复曝光、反复对准，步数翻倍带来的不只是成本翻倍，还有良率的指数级压力和裸片面积的持续膨胀。当每一片 wafer 的有效产出被摊薄，先进制程「越先进越赚钱」的逻辑就反转成了「越先进越亏钱」。

“⚠️ 编辑标注：原稿此处的象限图数据缺失、图表被截断，本次修复补全了各要素坐标。各点位的 x/y 取值是作者的主观定性判断，不构成量化结论。

从这张定位图能看得很清楚：DUV 极限路线卡在技术门槛高、但商业价值中等的象限，向上突破的每一步都在烧钱；而成熟制程 AI 化反而在右下往左上走——技术门槛不高，但被 AI 推理需求托举出了超预期的商业价值。

一个有意思的对照是：Intel 也在走「不用 EUV 也能往前走」的路吗？恰恰相反，Intel 的选择是把 High NA EUV 用得更成熟、把光罩缩水问题解决掉——用下一代工具解决下一代问题。两条路线的分野，本质上是对「未来十年经济模型」的不同下注。

工业界的私下评价一向比公开表态更直白：DUV 极限路线的价值，不在于它能走多远，而在于它证明了没有 EUV 时产业还能撑多久——这份韧性本身就是谈判筹码和战略缓冲。

🧭 摩尔定律没死，它开始分层

把三层拼起来，才是当下半导体产业的真实全景。

顶层是 Intel、台积电 们所在的 EUV 先进制程主战场，拼的是 High NA EUV、CFET、混合键合，赌注以百亿美元计；底座是力积电们所在的成熟制程与利基存储，被 AI 推理需求重新定价，拼的是产能、涨价和客户绑定；中间则横亘着 DUV 极限逼近这样的追赶路线，技术上有惊艳之作，经济上却越走越窄。

“⚠️ 编辑标注：上图为作者构建的概念性可视化，用于呈现「分层供给」的论述框架，各层的边界与关系为定性描述，不对应任何官方统计口径。

而贯穿三层的同一股力量，是那句被反复引用的话——AI 推理是消耗算力的「无底洞」。这个洞不挑食：先进制程的 GPU 它要，成熟制程的 PMIC 和利基 DRAM 它也要。算力需求的分层，倒逼供给体系的分层，这就是本轮半导体景气周期与以往最大的不同。

（编辑标注：流向比例为基于公开信息推演的示意，非精确统计，亦无权威口径可供核对，请仅作结构性理解。）

对从业者来说，这张分层地图的含义很实际：别再用单一刻度衡量制程先进性了。判断一家晶圆厂的含金量，先问它在哪一层、和谁绑定、赚的是哪一份钱。顶层的护城河是物理极限，底层的护城河是客户合资的产能绑定——两种护城河，一样值钱。

写在最后

从 Intel 的 2045 蓝图，到 力积电 的 338% 净利增速，再到 DUV 路线上越算越贵的账，三份「答卷」指向同一个判断：摩尔定律不再是钟摆式的匀速前进，而是分层演进、各有各的钟。

往前看，值得盯的三个信号：一是 14A 与 A14 的量产时点之争，谁能提前一年半载，谁就拿下下一代 AI 芯片的定价权；二是力积电们「与客户共同投资」的 3D AI Foundry 模式能否跑通，它可能重塑成熟制程的商业范式；三是 DUV 极限路线的成本曲线何时触及不可逾越的那条线——那将是整个行业经济模型的一次重新校准。

20 年后回头看，2026 年这个节点或许会被记住：摩尔定律在这一年完成了从「一条线」到「一张分层地图」的转身。

参考信源

1. Intel 官方节点与路线公告（18A / 14A / 18A-P）：Intel Newsroom — https://newsroom.intel.com/ （检索 "Intel 14A"、"Intel Foundry roadmap"）

2. 14A 与台积电 A14 对比、量产节奏的第三方估算：路透社半导体报道 — https://www.reuters.com/technology/ ；SemiAnalysis 相关分析（「差距 5% 以内、量产提前」为行业推演口径，未经官方证实）

3. Intel 早期 CFET / 2045 方向的历史报道（2018–2019）：AnandTech — https://www.anandtech.com/ ；SemiEngineering — https://semiengineering.com/

4. IMEC 芯片工艺路线图（含 A2 / 2DFET 节点）：IMEC 官网路线图页 — https://www.imec-int.com/en/what-we-offer/research/semantic-technology-roadmap.html

5. 力积电 2026Q3 财报与法人说明会资料：力积电投资者关系 — https://www.psmc.com.tw/en/ir ；法说会简报与逐字稿（营收、净利、毛利率、产能利用率、涨价幅度与客户合资模式均出自该口径）

6. 访谈原始出处：Dwarkesh Podcast Intel 访谈 — https://www.dwarkesh.com/

“编辑说明：① 已补全原文被截断的象限图与相关注释；② 为 14A 差距、力积电财报、2045 路线三处关键数字补充了可核查信源，并将第三方推演与官方口径明确区分；③ 四处图表（甘特图、象限图、信息图、桑基图）均已添加「示意/推演」标注；④ 更正了 Intel 高管头衔错误（Chris Auth 为技术开发部门负责人，非 Intel CTO；现任 CTO 为 Sachin Katti）。文中 2026Q3 时点数据以力积电官方披露为准，如与后续修订版财报存在差异，请以公司公告更新。