晶体管越堆越密，功耗反而越降越狠？

9月4日，华为半导体业务部总裁何庭波有关韬定律的论文再次更新。这一次，论文正面回应了LogicFolding（逻辑折叠）自提出以来最受关注的功耗与发热质疑，并首次披露麒麟2026的一批实测数据：晶体管密度提升55%，等性能条件下NPU功耗降低66%、GPU降低58%、CPU性能核降低41%。

垂直堆叠更多有源晶体管，按传统理论应该更热，实测却更省电——这组反常识的数字如果站得住，可能意味着行业在摩尔定律放缓之后，真的摸到了第二条增长曲线。本文拆解这批数据背后的技术逻辑、路线图定位，以及产业链层面的传导影响。

📊 先看数字：这组实测数据有多“离谱”

数字先于形容词。

LogicFolding从曝光那天起，质疑就没停过。最尖锐的一条来自传统半导体热学直觉：把更多有源晶体管垂直堆叠，单位面积功率密度必然上升，发热问题只会更糟，不会更好。这种判断在教科书里几乎是一边倒的，也因此，逻辑折叠在很多人眼里一直被归为“看起来美”的技术。

何庭波团队这次论文更新的核心，就是用麒麟2026的实测数据正面回应这个质疑。麒麟2026是首款采用LogicFolding的移动SoC，其晶体管密度从上一代约1.55亿颗/mm²提升至2.38亿颗/mm²，单代提升55%。论文特别强调了一个参照系：这个提升幅度，相当于此前依靠传统几何微缩连续三年才能取得的晶体管密度增益总和。

等性能对比的数据如下：

冲极限性能的收益同样可观：Turbo模式下，麒麟2026 NPU最高达到70 TOPS，相比前代提升141%；GPU帧率最高提升42%；CPU在HNX测试中性能最高提升18%。

这里有一个方法论细节值得强调：论文采用的对比方式是“等性能”，而不是“峰值对峰值”。这排除了“靠降频降耗”这种最容易被质疑的水分，也是这批数据比一般发布会PPT更值得认真对待的原因。同一个模块，既能等性能省电，又能在Turbo下释放更高上限，说明折叠带来的不是单一维度的改善，而是整个工作区间的整体右移。

🔬 堆得更密，为什么反而更凉

直觉在半导体行业，通常是最先被牺牲的东西。

打个比方：把两间厂房的设备塞进一间，电费不涨反降——听上去违反常识。但如果换个角度理解芯片功耗的构成，这件事就讲得通了。

论文的回应是明确的：传统观点认为垂直堆叠会进一步提升单位面积功率密度和发热，但麒麟2026的实测结果恰恰相反。至于机制，结合数据可以做这样的推演——芯片功耗的大头从来不只是晶体管开关本身，互连线上的寄生电容充放电同样吃电，而且在先进工艺里占比越来越高。LogicFolding把逻辑单元的有源层垂直折叠之后，单元内部的互连路径被大幅缩短，等效电容随之下降，电路于是可以在更低的电压下跑出同样的性能。

0.85V到0.55V的电压下探空间，正是这条逻辑链最直观的体现。电压每降一截，动态功耗按接近平方的关系往下掉，NPU功耗下降66%、功率密度下降73%，就有了着落。

这个解释框架放在行业背景里也说得通。近年来，学界对“互连墙”（interconnect wall）的担忧日益加剧——随着晶体管缩得越来越小，互连寄生参数取代晶体管本身成为性能与功耗的主导瓶颈。欧洲微电子研究中心（Imec）在其后摩尔路线图中明确提出“CMOS 2.0”概念，主张打破“所有晶体管同质平铺在同一层”的传统范式，将不同功能的有源层按需拆分、垂直组合。逻辑折叠可以看作这一思路在“单元尺度”上的激进版本：Imec主张的CFET（互补场效应晶体管）把P管和N管垂直堆叠，折叠结构则更进一步，把整个逻辑单元的PMOS层与NMOS层对折。两者的物理直觉一脉相承——方向对了，剩下的分歧在于工程难度与时间表。

这意味着韬定律的核心主张可以概括成一句话：在后摩尔时代，密度的增长不必再完全依赖几何微缩，通过三维折叠改变互连结构，密度与能效两个收益可以同时拿到。半导体圈子里私下常被引用的一句话是“密度好做，功耗难救”——过去十年，多数新方案都倒在这四个字上。如果这批数据能被更多第三方复现，这句话恐怕要改写了。

🗺️ 等效三年微缩：换一条增长曲线

摩尔定律慢下来的时候，总得有人换一条路。

过去几年，“摩尔定律已死”的讨论绵延不绝，但争论双方其实共享一个默认前提：性能与密度的增长只能靠制程节点一格格往前推。而现实约束摆在那里——先进制程的获取难度上升、单次流片成本攀升，是全行业共同面对的门槛。在这样的背景下，谁的路线图对“节点”的依赖更弱，谁的回旋余地就更大。

麒麟2026给出的答案，正是绕开这个前提。单代55%的密度增益，等效于三年几何微缩的总和；能效端的收益——NPU降66%、GPU降58%、CPU降41%——则远超绝大多数制程换代所能给出的水平。更关键的是Turbo模式的数据：NPU算力提升141%、GPU帧率提升42%、CPU性能提升18%，说明折叠不只是“省电版”方案，它同时打开了性能天花板。

把LogicFolding放进行业技术路线图看，它的位置很清晰：FinFET、GAA解决的是晶体管“自身”的栅控与漏电，Chiplet和先进封装解决的是“芯片之间”的集成，而LogicFolding解决的是“单元之内”的立体化——三条路线并不互斥，理论上甚至可以叠加。当一条路被卡住时，换一个维度进攻，历来是半导体产业突围的经典打法。韬定律试图论证的，本质上就是这个新维度的合法性。

与既有三维技术的横向对比：折叠不是孤例，但位置很特殊

需要说明的是，LogicFolding并非行业里唯一的垂直堆叠方案。把它和已经量产或已进入路线图的三维技术放在一张表上对比，能更清楚地看出它走的是哪条路、难在哪里。

对比之下，三个观察值得展开。

第一，堆叠尺度决定收益上限，也决定工艺难度。HBM和SoIC在芯片之间堆叠，解决的是带宽与封装面积，收益止步于互连距离以微米计的层面；而LogicFolding在“单元内部”操作，互连缩短以纳米计，这正是它能同时撬动密度与能效两个指标的原因——但代价是必须重新定义标准单元的版图、阱结构与层间互连规则，复杂度高出不止一个量级。

第二， LogicFolding与CFET最接近，但落点不同。CFET至今仍在实验室阶段，Imec的预期时间表已多次后移；逻辑折叠以移动SoC量产落地，相当于把“器件级三维化”的验证点从最难的晶体管层面，调整为“单元层面”先行。有行业分析人士向本刊指出，这个选择在工程上更务实——单元级折叠可以先复用大部分现有GAA器件工艺，把创新集中在单元架构与键合集成上，验证周期更短；但天花板也相对更低，CFET一旦成熟，两者可能走向融合而非替代。

第三，发热质疑并非LogicFolding独有，但它的回应方式有说服力。台积电与Intel在推广3D堆叠方案时同样长期面对“堆得越高越热”的质疑，行业目前的共识解法是分层散热与功率密度分区管理。而麒麟2026的数据提供了另一种解法的实证：先从物理上把互连功耗压下去，热的问题自然随之缓解。功率密度降73%这个数字，如果成立，其意义不亚于密度提升本身——因为行业此前默认“三维化必然以热为代价”，这组数据第一次给出了反例。

当然，也要看到横向对比中的另一面：台积电SoIC已支撑苹果M系列Ultra芯片多年量产，Intel Foveros Direct宣称实现亚微米级互连间距且良率公开披露，这些路线的经济性账本目前是透明的。LogicFolding在数据层面给出了更激进的等性能收益，但在良率、成本、产能三个维度上仍是黑箱。激进的数据与透明的账本，短期内在产业界会更信任后者——这恰恰是接下来双方都要补的课。

⚙️ 一颗芯片改变，产业链跟着动

一颗芯片的改变，从来不只是芯片自己的事。

如果LogicFolding从麒麟2026的单点验证走向更多产品线，最先感受到震动的不会是手机厂商，而是设计工具、制造工艺与材料环节。这不是臆测，而是每一次集成方式代际变化的历史规律——上一次，先进封装把封测环节推上了价值链前台；这一次，三维折叠会重塑从设计到制造的一串环节。

从产业逻辑推演：三维折叠意味着标准单元库需要整体重构，EDA工具的三维寄生提取、电压降分析与热签核能力从可选项变成刚需；晶圆级键合、层间互连工艺的精度要求上升，相关设备与工艺模块的重要性随之提高；同时，尽管功率密度大幅下降，但单位面积晶体管数量的增加，依然会把散热设计与热界面材料推到更关键的位置——手机这种被动散热的形态尤其如此。

生态迁移：最难的不是技术，是迁移成本

芯片行业的历史反复证明一件事：决定一项新技术命运的，往往不是技术本身的优劣，而是迁移成本——设计者要扔掉多少存量资产，才能换到新方案的红利。

以这个标准衡量，三维折叠的生态迁移至少要闯三道关。

第一关：设计方法学的重建。过去三十年，整个数字芯片设计流程都建立在“平面标准单元”的抽象之上——时序库、功耗模型、物理验证规则，全部以二维版图为前提。折叠单元打破了这层抽象，意味着时序签核、功耗估算、热仿真需要全新模型，而模型的可信度只能靠流片数据喂养。第一代工具链必然粗糙，早期采用者要承担显著的设计效率损失，这与FinFET当年引入时的阵痛同构，只是程度更深。

第二关：IP生态的冷启动。一颗SoC的价值大头早已不在自研模块，而在可复用的IP——接口、内存控制器、加速器IP授权体系是Arm和EDA厂商几十年织成的网络。折叠工艺下，第三方IP能否直接移植？如果不能，每颗芯片都要重新设计IP，成本曲线将陡峭到只有头部客户玩得起。观察麒麟2026之后华为是否开放折叠工艺的IP授权或代工合作，是判断这条路线能否行业化的关键信号——自用是技术验证，开放才是生态标准之争。

第三关：代工产能与设备配套。三维折叠对晶圆级键合精度、层间对准的要求，超出目前成熟产能的标准配置。台积电与Intel的3D堆叠路线各有自己的设备生态绑定，折叠路线若要行业化，设备商（键合机、计量检测设备）需要提前一到两年投入产能——而设备商只有在看到多客户需求时才会下这种赌注。这是一个典型的“先有鸡还是先有蛋”困局，破解之道通常是先以自有产能完成两到三代产品迭代，用量产数据说服设备与代工伙伴跟进。

三关闯完，乐观估计也需要三到五年。值得参照的是Chiplet的生态化历程：从Marvell最早提出概念，到UCIe标准成立、EDA工具跟进、IP市场成型，走了近十年。三维折叠的技术颠覆性更强，但生态迁移的路径长度恐怕不会更短。不过反过来看，一旦迁移完成，其护城河也远比封装级方案深厚——封装侧的创新容易被追赶，而重构了设计方法学与IP体系的三维折叠，会形成事实上的平台壁垒。

⚠️ 掌声之外，也要有人看账本

论文数据是起点，不是终点。

这批数据令人印象深刻，但作为观察者，必须指出论文尚未完整回答的几个问题。

第一，良率与成本。密度提升55%固然亮眼，但折叠结构的工艺复杂度如何影响量产良率与单颗成本，论文并未披露——实验室数据与经济性量产之间，隔着整个制造业最艰难的一段路。第二，散热的落地验证。功率密度下降73%是芯片层面的数据，整机的实际散热体验，仍需要终端产品来验证。第三，第三方复现。目前所有数据均出自华为自测，缺乏独立实验室或学术机构的交叉验证——参照行业惯例，IEDM、ISSCC这类顶级会议上能否看到这批数据的公开报告与同行质询，是判断其成色的重要窗口。第四，生态迁移。从麒麟2026单产品验证，到工具链、IP库、产能配套的平台化推广，中间隔着多重关卡，时间尺度大概率以年计。

这些问号并不否定数据本身的价值，而是提醒：从论文到产品，再到产业标准，是三级不同的台阶。值得一提的是，韬定律论文以持续更新的方式接受公开学术讨论的检验，本身就是一个积极姿态——把技术主张放在论文里被打，比只在发布会上讲故事，要有分量得多。

小结

麒麟2026的实测数据，回答了LogicFolding最尖锐的质疑：晶体管密度提升55%的同时，NPU、GPU、CPU三大计算单元在等性能条件下功耗全面下降，功率密度最高降73%。这组数字的意义超出单颗芯片——它验证了在几何微缩放缓的时代，三维折叠可以同时拿到密度与能效两个收益，为行业提供了一条不依赖传统节点的增长曲线。

放在行业坐标系里看，LogicFolding走的是一条与Chiplet封装集成、CFET器件堆叠都不同尺度的第三条路：它以单元级三维化规避了CFET的极致工艺难度，又以单元内互连重构拿到了封装级方案无法企及的能效收益。与台积电SoIC、Intel Foveros等已成熟路线相比，它在数据上更激进，在账本上更封闭——激进的数字需要透明的账本来背书。

接下来的看点有四个：一是数据的第三方复现，尤其是IEDM、ISSCC级别的公开检验；二是量产良率与成本结构的披露；三是设计工具链与IP生态的成型速度，以及华为是否会将折叠工艺向行业开放；四是与CFET等器件级方案的融合走向——折叠验证的先行，可能恰恰在为CFET的成熟铺路。摩尔定律没有复活，但它可能不再唯一。真正的问题已经不是“三维折叠是否可行”，而是“谁来把它从一次单点突破，变成一个行业平台”。