下一代晶体管，把三大厂挤进一间屋

比利时的鲁汶，一座十万人口的小城，靠啤酒出名。城南那间洁净室里，英特尔、台积电、三星的工程师穿着同款白色连体服，在同一条试验线上跑晶圆——在外面，他们抢客户、抢工程师、抢英伟达的订单，抢到年会上碰见都要绕道走。但在鲁汶，他们排队。

让他们放下身段的，是同一个东西：下一代晶体管CFET。本文的核心判断是：当晶体管的二维微缩走到尽头，产业竞争的胜负手开始从「谁有多凶」变成「谁错得起」——而中试平台，正在成为先进制程最隐形的胜负手。

🧱 晶体管的「盖楼史」：从躺平到叠罗汉

摩尔定律的本质，是把房子越盖越小。

过去六十年，晶体管走的是同一条路：缩小尺寸、塞进更多器件。平面晶体管时代，器件躺在硅片上，像平房。尺寸缩到20纳米附近，漏电失控，平房住不下去了，工程师让电流通道「站起来」，变成竖起的鳍——这就是FinFET，2011年前后由英特尔率先量产，此后统治了整整十年。

FinFET 之后，鳍变得太窄、太瘦，包不住栅极，行业又把鳍「放倒切成片」，让栅极从四面八方包裹沟道——这就是GAA（环绕栅极）纳米片晶体管。三星2022年率先量产，台积电、英特尔在2纳米节点前后全面跟进。

然后，只剩下最后一个维度没用过：头顶上的空间。

CFET（互补场效应晶体管）的思路朴素到近乎暴力：把N型晶体管和P型晶体管像三明治一样垂直叠起来。CMOS逻辑电路本来就需要N和P成对工作，过去它们平铺在硅片上各占一块地；叠起来之后，同样的逻辑，只用大约一半的面积。

这不是论文里的畅想。据Semiconductor Digest报道，英特尔、台积电、三星和IBM研究院，如今都已把「功能样片」摆上了台面——四家都跑通了硅。

产业逻辑很清楚：每一次架构切换，都是因为上一个维度榨干了。平面→FinFET是「站起来」，FinFET→GAA是「包起来」，GAA→CFET是「叠起来」。2D微缩的物理红利耗尽后，3D堆叠是晶体管仅剩的、还没被透支的空间。谁先在CFET上建立量产工艺，谁就把下一个十年的制程话语权攥在手里。

⚠️ 难点不在想法，在「叠」这个字

把两种晶体管叠在一起，说起来一句话，做起来是一整条产线的噩梦。

首先是热。两层器件垂直贴在一起，下层晶体管工作产生的热量，要穿过上层器件才能散出去。芯片的性能和寿命对温度极其敏感，散热路径设计不好，堆叠反而成了「焖烧锅」。

其次是对准。上层的N管和下层的P管，要通过纳米级的垂直互连对上话。上下两层各自只有几纳米厚，任何一层工艺的微小形变，都会让「上下楼」的电梯错位。对准精度要求，比现有平面工艺严苛一个量级。

第三是顺序之争——这也是业界目前最大的路线分歧：先把下面的P管做完，再在上面长出N管（顺序集成），还是两层各自做好再对齐键合？两条路线的设备、材料、良率逻辑完全不同，赌错了就是几百亿的研发沉没成本。

换句话说，CFET难的不是设计一个新器件，而是重排整条前道工艺。刻蚀、沉积、量测、键合，每一个环节都要为「立体化」重写规则。这决定了它注定是一场全生态的团体赛，而不是某一家公司的单打独斗。

🔬 试错的门票：为什么试不起，才是真问题

一句私下流传很广的话：先进制程拼到最后，拼的不是技术路线，是谁的试错次数更多。

算一笔账就明白了。一台常规EUV光刻机约2亿欧元，最新一代高数值孔径EUV报价约3.5亿欧元——而这只是入场券。要验证一条新工艺，你还得配齐刻蚀、沉积、量测一整条产线，外加一栋灰尘比手术室还少的恒温恒湿洁净室。任何一个新器件模块从实验室走向量产，中间要跑掉成千上万片晶圆。

实验室里行得通，离量产还隔着一条鸿沟，这道工序叫中试：小批量试产，跑通了才敢写进「菜单」。问题是，这个「后厨」的价格，已经不是普通公司付得起的。

于是就有了鲁汶的那间屋。imec，荷兰语「校际微电子中心」的缩写，不卖芯片、不抢生意，专门做中试的活儿。2025年，imec收入12亿欧元，甲方全是全球顶尖的芯片公司，接的业务正是他们下一代工艺里最头疼的问题。

外面杀红了眼的三家，为什么愿意在imec同一条线上跑晶圆？因为中试阶段的投入是纯成本，不产生收入；而CFET这类架构切换，风险大到任何一家独担都可能拖垮节奏。把「探索期」的成本分摊到一个中立平台上，各自把验证过的模块带回自己的量产线去比拼，这是理性到近乎冷酷的产业分工。

看懂这张图，就看懂了imec的位置：它自己不直接卖芯片，商业价值体现在「帮所有人降低风险」上。它越高-tech、越中立，四家竞争者就越离不开它——这可能是全世界最成功的中试平台的真正秘诀。

🤝 四家的牌桌：谁押哪条路

CFET的牌桌上，现在坐着四家拿得出功能样片的玩家，外加一个坐庄的平台。按公开信息整理如下：

值得注意的分工：IBM研究院这类机构没有量产压力，最适合去趟顺序集成这类最深的浑水；英特尔过去两次架构切换（FinFET、背面供电）都是首发选手，CFET大概率延续激进风格；台积电的策略一贯是「让别人先探路，自己把良率做到极致」；三星则把每一次架构切换视为换道超车的唯一窗口。

据多位接近imec的人士透露，各家在中试线上验证的模块最终都会带回自家量产体系，真正的差异化被刻意留在了围墙之外。中试平台上没有秘密，量产线里才有护城河——这是先进制程时代心照不宣的新游戏规则。

时间节奏上，业界共识的大致推演是：GAA纳米片在2纳米世代全面接管，CFET作为其继任者，先在中试线上完成关键模块验证，再于下一个十年之交寻求量产导入。

🔮 中试模式，才是被低估的胜负手

回到鲁汶那间洁净室。表面上看，imec的故事是「三家巨头放下恩怨、共租一台设备」；往深一层看，它揭示的是先进制程竞争范式的迁移。

晶体管的架构从平面走向立体，验证成本呈指数级上升，单家独扛的试错模式已经跑不动了。于是产业自发演化出一种分工：把「从0到1」的不确定性，交给中立的中试平台共担；把「从1到100」的良率与成本竞争，留给各家在量产线上见真章。imec每年12亿欧元的收入，本质上向全球证明了一件事——风险共担机制本身，就是先进制程的隐形基础设施。

这对所有后发者都是一记提醒：追赶先进制程，烧钱买设备只是必要条件，真正的门槛是建得起「错得起」的中试体系。房可以慢慢盖，但叠楼的图纸和后厨，得先有。

CFET不会一夜之间量产，四家的功能样片距离成熟工艺还有数年苦功。但方向已经没有悬念：晶体管的时代正在从「缩小」转向「叠加」，而下一个十年的牌局，从鲁汶那间洁净室里，已经悄然洗好了。