一颗RRAM，搅动存储旧叙事

10月14日，铭芯启睿（MemSilicon）官宣：基于1TnR技术路线的首代高密度、大容量RRAM芯片「泰山一号」（MountTai 2026）完成流片。28nm CMOS工艺平台、1T4R单元结构、单芯片1Gb、密度30Mb/mm²、访问延时小于20ns——每一个数字单拎出来都不算惊天动地，但组合在一起，指向的是一条国际首倡、且刚刚从论文走向Gb级芯片产品的技术路线。

核心判断先放在这里：在HBM与3D NAND卷得刺刀见红的大容量存储主战场之外，片上嵌入式非易失存储这条被相对忽视的赛道，正在出现一个新的中国选手。它不挑战三星和SK海力士的王座，但它可能在每一颗AI端侧芯片里，慢慢换掉你熟悉的eFlash和SRAM。

🧱 从一个“共享晶体管”说起：1T4R到底难在哪

芯片行业最难的事，往往藏在最朴素的算术里。

传统RRAM阵列多采用1T1R结构——一个选择晶体管配一个阻变存储单元。晶体管不存数据，只负责选中、隔离，是纯粹的“配套成本”。想在同面积里塞进更多数据，一个自然的想法是：能不能让多个阻变单元共享一个晶体管？这就是1TnR路线，泰山一号采用的1T4R，即一个选择晶体管对应四个阻变存储单元。

听起来像白捡的密度，但天下没有免费的共享。多位阻变单元挂在一个晶体管上，意味着阵列里多了大量非目标电流路径——所谓sneak current（潜行电流）；读写操作时，相邻单元之间的干扰、不同工作条件下的可靠性退化，都需要器件、工艺、电路设计三方协同优化。素材里那句“共享晶体管并不意味着存储单元数量的密度和性能等比例增加”，是典型的工程师式诚实：密度是设计出来的，不是数出来的。

泰山一号的答卷是30Mb/mm²的密度、小于20ns的访问延时，外加片上硬件纠错电路。注意这个组合：大容量、高密度、高速读取三者兼得，而这恰恰是嵌入式非易失存储长期以来的“不可能三角”。产业逻辑上，这条路线最大的护城河不在某一个指标，而在“与CMOS平台完全兼容的后道集成方式”——它意味着RRAM可以直接叠在标准逻辑工艺之上，不需要晶圆厂为它单开一条产线。成熟节点+后道集成，这是成本结构的胜利。

🏛️ 六年一剑：从院士实验室到Gb级产品化

科研成果和产品之间，隔着的往往不是一两个百分点，而是一整个工程化的深渊。

铭芯启睿的技术积累源自中国科学院刘明院士团队。这条脉络值得用一条时间线看清：

• 2020年：科研团队公开28nm 1T2R RRAM研究，验证“一个晶体管带两个阻变单元”在先进CMOS平台上的可行性
• 2020—2026年：围绕1TnR结构大容量RRAM的核心难题——非目标电流路径、读写干扰、可靠性——在器件、工艺与电路层面持续迭代
• 2026年10月：1T4R结构的1Gb芯片「泰山一号」完成流片，进入验证阶段

从1T2R到1T4R，选择的晶体管开销减半，密度逻辑上翻倍——但工程难度不是翻倍，是跳变。Gb级容量意味着阵列规模上了一个数量级，漏电流、读良率、误写风险全部被放大。

据素材披露，「泰山一号」在电路与架构层面验证了一系列针对性技术：引入负压设计与统一复位电路方法，显著抑制阵列漏电流，同时降低功耗、提升可靠性；设计多电压域字线驱动电路，把高压写入与低压读取的路径彻底解耦，并配套自适应保护偏置电压技术压低误写风险；读取端则开发了片上自适应跟随读取电路，攻克Gb级容量下的读可靠性与读良率难题，再叠加硬件纠错电路，构成“电路自适应＋硬件纠错”的双重读保障。

这一整套东西翻译成人话就是：写要写得准，读要读得稳，待机时别漏电。三个目标在共享单元结构里互相打架，能用一套系统性电路方案把它们同时按住，才是这次流片真正的含金量所在。

📊 象限图：RRAM到底卡在存储版图的哪个位置

看懂一颗芯片，先看懂它站在谁的对面。

存储行业按“技术门槛×商业价值”划一张地图，各家的位置一目了然：

泰山一号落在领跑者与潜力股的边界地带：技术门槛足够高——国际首款1T4R Gb级RRAM，目前没有同类对标产品；商业价值处于兑现前夜——技术已到Gb级，但商业订单尚未起量。这正是所有新型存储从实验室走向市场必经的象限迁移路径。

而它对面的存量玩家更值得玩味。嵌入式Flash长期占据片上非易失存储的主流位置，但制程微缩困难；SRAM速度快却断电即失、面积昂贵。RRAM卡位的位置非常刁钻：比Flash可微缩，比SRAM能掉电保持数据，且密度更高。如果验证顺利，它切走的不是DRAM和NAND的蛋糕，而是eFlash与嵌入式SRAM的蛋糕——一块长期被忽视、却长在每一颗SoC上的蛋糕。

⚖️ 一则冷静剂：HBM4推迟与存储的双轨世界

就在泰山一号流片消息出现的同期，SK海力士传出了另一则信号：HBM4部分后道工序设备的投资时间表出现明显不确定性，原计划今年下半年落地的部分设备订单被推迟至明年，后续采购计划也未见具体化。

一位行业人士表示：“原定今年投入使用的部分设备有推迟至明年的迹象，已交付设备是否满负荷运转，目前也尚无数据可供确认。”另一位人士的判断更直白：“SK海力士明年的投资计划似乎在内部尚未最终敲定。”

把两则消息放在同一个时间窗里看，画面反而清晰了。大容量存储主战场是一场重资本、强周期的游戏：HBM4一条产线的设备投入以十亿美元计，扩产决策赌的是两年后的需求，AI叙事稍有降温，资本开支的手就会缩回去。这正是存储大厂们反复经历过的周期宿命。

而RRAM代表的是另一条轨道：轻资本、长坡道。基于28nm成熟工艺与后道集成，它不需要豪赌下一代极紫外光刻机，不需要抢HBM产能，其商业化路径是嵌入别人的SoC，跟着端侧AI、物联网、车规芯片的量一起长大。据多位接近产业的人士观察，这条赛道的风险不在资本开支，而在验证周期——芯片现在处于流片后验证阶段，从验证到产品化，还有可靠性数据的漫长积累要走。

一句话概括双轨差异：HBM赌的是下一个季度的资本开支，RRAM赌的是下一个十年的芯片架构。两者不构成直接竞争，反而是存储产业健康度的两极指标——一极看周期，一极看创新。

🔭 量产前夜的三道坎，以及解法在哪

流片只是起点。冷静地看，「泰山一号」要走到真正的产业化，面前摆着三道经典难题：

`infographic

{"type":"problemsolution","title":"RRAM产业化三道坎","items":[{"problem":"共享单元结构的潜行电流与读写干扰，威胁良率与可靠性","solution":"负压设计与统一复位电路抑制漏电，自适应保护偏置电压降低误写风险"},{problem":"Gb级容量下的读可靠性与读良率不足","solution":"片上自适应跟随读取电路，叠加硬件纠错构成双重读保障"},{problem":"高压写入与低压读取路径耦合，制约性能与功耗","solution":"多电压域字线驱动电路，实现读写路径彻底解耦"},{"problem":"从单点技术突破到生态成熟的距离","solution":"依托28nm CMOS后道兼容路线，降低客户导入与产线适配门槛"}]}

`

第一道坎是工程良率，上表里的电路级解法已经写进了这颗芯片；第二道坎是长周期可靠性数据，新型存储最怕的不是跑不快，而是十年后还记不记得住——这只能靠时间；第三道坎是生态，客户要换掉用了二十年的eFlash方案，需要的是完整的IP支持、编译工具链和一颗敢于第一个吃螃蟹的SoC客户。

好消息是，1T4R路线的密度红利给了铭芯启睿足够的成本下探空间：同样的硅面积，存四倍的数据，这在片上存储这个寸土寸金的场景里，是客户无法无视的算术。

结语

泰山一号的意义，不在于RRAM明天就能取代谁，而在于一个被验证过的事实：1TnR这条路线能从论文走到Gb级芯片。在28nm这个全球产能最充裕、地缘约束最小的节点上，中国团队做出了国际首款高密度大容量1T4R RRAM，这件事本身，比任何一款单点产品都更有信号价值。

存储行业的历史反复证明：颠覆从不发生在主流战场上，而是发生在主流玩家懒得弯腰的缝隙里。下一个值得盯住的时间点，是泰山一号的验证进展——如果读良率数据如期兑现，端侧AI芯片的存储架构，可能真的要换一张图纸了。