没有EUV，华为把芯片盖成了楼

9月7日，广州。华为发布三折叠手机Mate XT 2，主角却不是那块屏，而是里面的麒麟9050 Pro——全球首款落地“韬定律”、采用逻辑折叠技术的旗舰芯片，不靠EUV，硬是在DUV制程上把晶体管密度拉升55%。几乎同一天，韩国媒体披露三星要把约一半4nm产能挪去生产HBM4基础裸片。两条新闻看似不相干，其实说的是同一件事：当平面上继续缩微越来越难，芯片产业正在集体“往上盖楼”。

📈 平层盖到头了：几何缩微撞上天花板

干半导体的人都熟悉一个默认设定：制程进步，就是让晶体管更小、排得更密。这就是所谓的“几何缩微”——在一块平面的硅片上，用更细的光刻刀刻出更密的电路。

问题在于，刻刀的粗细不完全由自己决定。EUV光刻机长期不在国产产线的工具箱里，先进节点的平面微缩路径被物理性地卡住了。在这样的约束下，华为选了一条被业内视为“绕行”的路：既然买不到更细的笔，那就在现有DUV光刻机上，把电路往立体方向做。

具体成果写在数字里。麒麟9050 Pro与上一代麒麟9030 Pro采用同一制程节点，但晶体管密度从每平方毫米约1.55亿个跃升至约2.38亿个，提升55%——按华为半导体负责人何庭波在ChinaXiv上论文的说法，这一增幅“相当于此前三年依靠几何尺寸缩小所取得的成果总和”。

华为把这套方法论命名为“时间缩微”，以区别于传统的“几何缩微”：不再追求把器件刻得更小，而是通过把逻辑单元垂直堆叠，让7nm、14nm等成熟制程实现等效先进制程的性能。这是继Mate40全球发布会之后，华为时隔六年再次在旗舰发布会上推出全新麒麟芯片，象征意义不言自明。

一句话总结这场范式切换：摩尔定律没死，只是从“横向铺开”改成了“纵向生长”。

🔧 逻辑折叠：把平层改成复式，再装上电梯

逻辑折叠到底做了什么？官方给了一个很形象的类比：从平层升级为复式，再给房子加装电梯。

拆开看，核心动作有三步：第一，把原本平铺在单一晶圆上的标准单元，垂直分布在多层晶圆上；第二，用微米级混合键合技术把上下两层直接“焊”通；第三，在芯片内部增设垂直互联通道——也就是那部“电梯”，让信号不用再绕着平面跑长路，传输路径更短、时延更低。

这套打法的妙处在于，它把先进性的来源从光刻机的分辨率，转移到了集成方式和互连架构上。光刻环节仍用成熟的DUV，性能增量则来自堆叠后的密度与短互连。对被EUV卡住脖子的产线来说，这是为数不多能自己掌控的变量。

两代芯片的对比非常直白：

当然，垂直堆叠不是免费的午餐——层数多了，散热、良率、键合精度都是硬仗，这部分的账我们在后面算。但至少在架构层面，逻辑折叠给出了一条不依赖EUV的性能上升通道。

⚖️ 功耗账本：密度涨55%，NPU功耗降66%

堆叠最有说服力的证据，从来不是密度，而是功耗。密度可以靠摊面积做出来，功耗降不下来，手机端侧就是灾难。

何庭波发表在ChinaXiv上的论文《Huawei's τ Chip Was Supposed to Melt？》给出了这代韬定律芯片的功耗账本：在相同性能下，NPU功耗下降66%，GPU功耗下降58%，CPU性能核心功耗下降41%。其中NPU的数据最为夸张——29TOPS算力不变的前提下，频率降低63%，电压从0.85V降至0.55V，功耗密度下降73%。

这个结果在工程上完全说得通。3D堆叠最大的红利就是互连长度骤减，而互连正是现代芯片功耗的大头——线短了，电容小了，同样的驱动需求下电压就能往下压。0.85V到0.55V的电压下调，本质上就是“电梯代替绕路”省出来的电。

性能端的回报也同步兑现：

余承东在发布会上给出的整机数据是：搭配首发HarmonyOS 7，软、硬、芯、云协同，整机性能提升42%。30B总参数、2B激活参数的端侧MoE模型能塞进手机跑起来，背后正是NPU那73%的功耗密度下降在兜底——没有低功耗，端侧大模型就是一句空话。

🧠 三星那边：一半4nm产能，改行造内存底座

如果说华为的 logical folding 是“被逼出来的立体化”，那三星的选择则更像“主动跟进的立体化”——而且动作幅度大得出人意料。

据韩国媒体ZDNet Korea报道，三星晶圆代工部门正在为HBM4基础裸片的生产预留大量产能：其4nm工艺（内部代号SF4）约一半的整体产能将投入HBM4基础裸片制造。这些产线位于平泽园区的2号厂（P2）和3号厂（P3）的S5、S6产线。

为什么基础裸片要动用最先进的4nm？因为HBM4及HBM4E的客户正在提出新要求：在基础裸片上集成内存控制器、PHY等定制逻辑电路，从而大幅减少这些组件在主计算Chiplet上占用的面积。对追求极致性能的ASIC客户而言，基础裸片已不再是简单的“垫片”，而是承担逻辑功能的“底座芯片”——它必须够先进。

市场层面的变化更值得玩味：

一年之内，三星HBM份额从15%拉到38%，SK海力士从64%回落到50%。背后推手是客户的供应商多元化策略，以及三星“代工+存储+定制基础裸片”的捆绑打法。报道称，如果代工业务持续向好、定制基础裸片与产能继续扩张，三星的HBM营收份额还有上行空间。

把两边新闻放在一起看，趋势就很清楚了：逻辑和存储的边界，正在被3D集成拆掉。 HBM本质就是DRAM与逻辑裸片的垂直堆叠，华为的逻辑折叠是逻辑与逻辑的堆叠——方向不同，底层技术（混合键合、垂直互连、TSV）高度同源。先进封装正在从产业链的“后道配角”，变成决定芯片性能的“主战场”。

🚀 路线图很宏伟，但楼越盖越高越难建

华为给出的路线图相当有野心：

• 2026年9月：麒麟9050 Pro发布，韬定律首款落地芯片
• 约2030年：AI芯片昇腾990将把逻辑折叠引入AI加速器类别
• 2031年：基于韬定律的高端芯片晶体管密度达到1.4纳米制程同等水平
• 2035年：硬件集成度预计增加超过100倍，τ的缩减分布在堆栈的每一层，而非集中在器件层面

注意最后一个表述——密度提升不再依赖单一器件层的微缩，而是分摊到堆栈的每一层。这等于公开宣告：华为的性能路线图，已经把“几何缩微”从必选项改成了可选项。

但把楼盖高的难度，也是逐层递增的。几个现实的坎摆在面前：

散热。 功耗密度降了73%是NPU的成绩单，但堆叠后热量同样被“叠”在了一起，上层的热要穿过下层才能散出去，热管理复杂度指数级上升。手机尚可靠整机设计消化，AI加速器上这道题要难得多——昇腾990能否顺利引入逻辑折叠，散热方案是先决条件。

良率与成本。 多层晶圆的键合意味着良率是各层良率的乘积关系，堆得越高，一颗坏点报废的价值越大。混合键合的精度要求达到微米级乃至亚微米级，对设备、材料、工艺控制的考验是全方位的。

生态验证。 韬定律芯片目前只有华为自家软硬一体生态承接（HarmonyOS 7的协同优化功不可没），通用市场能否复制这套打法，还需要第三方客户的真实订单来验证——就像三星HBM4基础裸片最终要看ASIC客户买不买账一样。

从地缘视角冷静看，逻辑折叠的价值不在于“超越EUV”这种情绪化叙事，而在于它把一部分性能进步的控制权，从光刻机转移到了设计、键合与系统集成环节——而这些环节的卡脖子程度，远低于EUV。

结语：性能叙事，正在换个方向生长

2026年9月的这两条新闻，很可能是产业史的一个注脚式节点：华为用DUV加逻辑折叠做出了密度提升55%的旗舰芯片，三星用一半的4nm产能去造内存的“逻辑底座”。一个被封锁逼出垂直路线，一个被AI需求推着垂直整合——殊途同归。

未来几年的观察点很明确：昇腾990能否兑现2030年的承诺，三星HBM4E定制基础裸片能否继续抢下份额，以及3D堆叠的散热与良率之坎能否被工业化方案跨过。当几何缩微的红利见顶，谁能把“楼”盖得又高又稳，谁就握住了后摩尔时代的入场券。性能的叙事，正在换个方向生长——这次是向上。