SRAM八年不缩，台积电2028年才撕开口子

导语

2020年N5发布时，没人想到6T SRAM位单元会在0.021µm²上原地踏步八年。逻辑晶体管一路狂奔，缓存却撞上了物理与工艺的双重天花板。如今A14把尺寸砍到0.017µm²，缩幅19%——这不是一次普通的节点迭代，而是摩尔定律叙事里最顽固的一块铁板被撬动的信号。与此同时，英特尔的14A在猛追，中国大陆在无EUV路径上继续烧钱硬闯。先进制程的牌桌上，每家都在下注，只是筹码结构完全不同。

📈 SRAM缩不动，是整个行业最尴尬的八年

金句先放这儿：逻辑在跑马拉松，SRAM在原地打太极。

把时间拨回2020年。N5节点发布，6T SRAM位单元面积定格在约0.021µm²。此后N4、N3、N3E一路走下来，逻辑部分的晶体管密度确实在涨——FinFET换GAA、金属间距压缩、设计规则优化，一招接一招。但打开任何一颗旗舰SoC的数据手册看缓存区块，你会发现一个残酷的事实：SRAM位单元的面积几乎纹丝不动。

这对芯片设计公司意味着什么？意味着所谓「每个节点密度翻倍」的行业惯常叙事，在真实产品里要打一个大问号。现代AI加速器和高性能CPU的芯片面积里，SRAM往往占三成到五成——缓存阵列、寄存器堆、片上内存，全是6T单元堆出来的。逻辑缩了、缓存不缩，Die size的缩放红利就被狠狠摊薄。

N3节点上的表现尤其扎眼。业界当时的普遍观察是：N3相对N5，SRAM位单元面积基本持平，部分技术口径下甚至没有实质性缩放承诺。多位接触过台积电技术路线图的分析师私下承认，「SRAM scaling撞墙」在内部早已不是秘密，只是对外叙事里被「3D堆叠」「先进封装」这些热词巧妙地包裹了起来。

数据很直白：

八年，19%。而同期逻辑密度的提升何止翻倍。这个剪刀差，就是本节要说清的第一层产业逻辑：摩尔定律并没有死，但它在芯片内部是分区域存活的。

⚙️ 0.017µm²背后，A14凭什么撕开口子

0.021到0.017，数字只挪了小数点后三位，工程上是翻了一座山。

SRAM为什么难缩？6T单元是两个交叉耦合的反相器加两个存取晶体管，八个（准确的说是六个）晶体管要靠极精确的阈值匹配才能稳定hold住「1」和「0」。器件尺寸越小，随机掺杂涨落、局部工艺偏差导致的失配越严重，误翻转率上升，良率掉头向下。逻辑电路对偏差的容忍度远高于SRAM——你把一个逻辑门做慢5%，多数时候无伤大雅；把SRAM单元的匹配性做差5%，整片阵列可能集体阵亡。

所以SRAM缩放考验的从来不是某一台设备，而是整套工艺平台的稳定性：光刻套刻精度、刻蚀均匀性、栅极控制能力、接触电阻控制，一个都不能短。这就能解释为什么逻辑节点年年更新、SRAM却像被冻住——不是不想缩，是工艺方差压不下去。

A14预计2028年进入量产，位单元缩到0.017µm²，缩幅19%。这个数字放在八年的背景下看分量十足：它大致相当于SRAM「找回了一个完整节点」该有的进度。台积电目前正在进行试产（pilot production），让客户在真实生产环境里评估设计表现。据接近供应链的人士透露，A14的推进节奏因早期顺利而有所提前——如果试产不出现重大良率问题，风险试产（risk production）定于2027年启动，2028年爬坡到大规模量产；若明年再无重大挑战，时间表甚至可能再提前几个月。

用一张时间线把节奏钉下来：

产业逻辑层面，这一步的真正意义在于：当逻辑密度逼近物理极限、单点缩放收益递减时，谁能重新打开SRAM这个占Die大头的区域，谁就能在AI芯片时代重新掌握面积经济学。HBM再快，最后一级缓存还是得片上解决；片上缓存的密度，直接决定同尺寸Wafer上能切出多少有效算力。

🏁 英特尔14A在追赶，姿态也变了

台积电在前面跑，英特尔在后面追，但这次追赶的姿态有点不一样。

陈立武近期在华美半导体协会（CASPA）的炉边谈话中透露了两个重磅信息：其一，18A已进入量产，14A进展强劲——0.5版PDK已经推出，0.9版很快会来，量产版1.0 PDK明年年初到位；其二，他已与AMD的苏姿丰就潜在合作方向展开对话。

第一件事是标准动作，第二件事放在五年前是不可想象的。要知道，英特尔和AMD这对宿敌打了半个世纪的仗。陈立武在谈话里说得很直白：英特尔过去「过于骄傲」，从不愿根据客户需求做调整；以前的管理层「不愿意倾听客户意见，有时候甚至会反过来教训客户」。而现在，公司正加倍投入定制芯片业务，尤其是在至强产品线上。

这段话翻译成产业语言就是：代工业务的核心是「客户是上帝」，而英特尔的组织基因里长期缺这一课。IDM出身的大厂，习惯的是「我的制程定义你的芯片」，而不是「你的需求定义我的制程」。陈立武提到的PDK版本节奏——0.5、0.9到1.0——本质上是代工服务业的标准打法：尽早给客户可用的设计工具包，边反馈边迭代。14A的PDK推进速度，某种程度上比制程本身的参数更能说明英特尔代工的决心。

至于与AMD的潜在合作，不必过度解读为「世纪和解」，但方向信号明确：在AI时代，算力版图的合纵连横正在打破旧阵营。 AMD需要更多先进制程产能选项，英特尔需要证明自己的代工客户名单不止是「自家产品」。两位华裔CEO的对话能否落地成合同，是未来两年晶圆代工格局最大的观察点之一。

产业判断：先进制程竞赛正在从「单一参数竞赛」转向「参数+服务+生态」的复合竞赛。台积电赢在体系，英特尔补的是课，三星卡在中间。而A14在SRAM上的突破，恰好说明体系的复利——这不是砸钱一年能买来的能力。

⚠️ 无EUV逼近5nm：烧得起的钱，烧不动的经济学

把镜头拉到地缘维度，第三个故事更沉重。

中国大陆在没有EUV光刻机的条件下，把DUV多重图形化（multiple patterning）技术拉伸到了超出外界预期的程度——已经能够逼近5nm级别的制程。这在工程上值得尊重：多重曝光意味着同一层电路要用多套掩膜反复套刻，套刻误差控制、图形化良率的每一个百分点，都是拿钱和时间堆出来的。

但多个业内专家的共同判断是：这条路的账越算越不划算。成本、良率、Die size三项代价叠加，再往前走，经济上难以成立。

拆开看这笔账。DUV多重图形化相对EUV单次曝光，掩膜层数成倍增加，每层都意味着额外的光刻-刻蚀-量测循环；套刻精度要求越抠越死，报废率随之上升；同时图形化的物理极限决定了关键层尺寸进一步压缩的空间收窄。三件事叠加的结果是：同样一颗芯片，单位Wafer的有效产出成本数倍于EUV路线，而且这个差距随节点推进是指数级放大的。

用一条供应链和价值流的视角看无EUV路径的处境：

这不是说这条路线没有价值。恰恰相反，在中短期战略目标下，「能用」和「划算」是两个维度的问题：先保证先进算力芯片的自主供给能力，成本是次要变量。多位接近产业的观察人士的共识是，无EUV路径真正的天花板不在5nm本身，而在5nm往后的每一代——届时光靠工程韧性已经填不平经济性的鸿沟。国产EUV的突破时点，才是决定这张牌局走向的真正变量。

产业逻辑总结：地缘约束下的技术追赶，可以靠韧性赢得时间窗口，但无法靠韧性永久豁免物理与经济的双重规律。台积电、英特尔不需要做这种选择题，这是它们最大的结构性优势，也是中国大陆半导体产业最深层的约束条件。

🧭 三条路线，一个共同命题：单位面积的有效算力

把三个故事叠在一起看，会发现一个共同命题浮出水面。

台积电的A14在攻SRAM，是为了在逻辑缩放见顶后继续压榨每平方毫米的算力密度；英特尔的14A在攻客户信任和PDK节奏，是为了把制程能力转化为真实的商业订单；中国大陆的无EUV路线在攻成本曲线，是为了在受限条件下维持先进产能的存在。三家都在回答同一道题：在摩尔定律越来越昂贵的年代，如何让每一片Wafer产出更多的有效价值。

解题思路完全不同：台积电靠的是体系复利和提前布局，SRAM突破是八年磨一剑的自然结果；英特尔靠的是组织变革和姿态放低，从「教训客户」转向「倾听客户」；受限市场靠的是战略韧性，用经济性换自主性。这三条路线的胜负手，都将在2027-2028年这个窗口期集中兑现——A14量产、14A的PDK 1.0落地、以及无EUV路线的下一代账本。

结语

八年不缩的SRAM，被2028年的A14撕开了口子；骄傲了半个世纪的英特尔，开始学着倾听客户；被EUV卡住脖子的追赶者，正在用钱包丈量物理规律的代价。先进制程的竞赛从来不只是参数竞赛，它是体系能力、组织韧性和经济规律的三重考试。下一个八年，决定胜负的可能不是谁的光刻机更强，而是谁先把「每平方毫米的有效算力」这门账算得最精。

值得盯紧的两个时间点：2027年A14风险试产的良率数据，以及14A量产版PDK落地后的客户签约名单。牌还在发，先别急着押注。