DRAM开始抢CPU的活儿了

DRAM再也不是那个只会被动存数据的"仓库管理员"了。最近，Syracuse大学、FAU（埃尔朗根-纽伦堡大学）与TU Dresden（德累斯顿工业大学）三家机构联合发表了一篇名为RAPID（Row-Parallel Arithmetic Processing in DRAM，行级并行算术处理）的论文，核心主张只有一句话：让DRAM里的运算不再按"列"排队，而是直接按"行"并行展开，把数据重排的开销砍下来。

这事看着像学术圈的常规操作，但在存算一体（PUM，Processing-using-Memory）这条赛道上，它踩中的恰恰是过去几年所有DRAM内计算方案共同的痛脚。本文来拆一拆。

🚚 冯·诺依曼的"搬运费"，为什么越收越贵

算力不值钱，搬数据才值钱。

先讲一个所有芯片工程师都背得出的场景：AI训练集群里，GPU和HBM之间的数据通道常年跑满，功耗表上"搬运"一项常年高于"计算"一项。处理器每做一次乘加可能只花皮焦耳量级的能量，但把一个数据从DRAM搬到片上，能耗高出几个数量级——这不是耸人听闻，是冯·诺依曼架构刻在骨子里的结构性成本。

大厂对此心知肚明。三星把HBM-PIM搬上ISSCC，SK海力士推出GDDR6-AiM，商业逻辑都是同一个：与其把数据搬过来算，不如把算术单元塞进内存旁边甚至内存里面。学界则走得更激进——既然DRAM的位线（bitline）本身天然支持电荷共享（charge-sharing），那批量位运算（bulk bitwise operation）几乎可以"免费"完成：与、或、异或，一行数据瞬间算完。

这条技术路线的产业链逻辑可以画成下面这张图：

上半条链是传统路径：数据在DRAM和处理器之间来回奔波；下半条链是PUM路径：计算就地完成，只有结果需要挪窝。RAPID这篇文章，优化的是下半条链里被大多数人忽略的一环——数据还没算之前，先得"排好队"的成本。

🔍 现有方案的尴尬：算之前，先排队

问题不在于DRAM不会算，而在于它只肯用一种姿势算。

论文摘要里点破了一个关键约束：电荷共享操作被限制在单根位线上，因此现有的DRAM-PUM架构要把数据组织成面向列的、逐位串行（bit-serial）的格式才能计算。翻译成人话：DRAM想算加法，得把操作数一位一位、一列一列地摆到正确位置上，摆完再一位一位算过去。

这就像一支乐队开演前，指挥要求所有乐手按姓氏笔画重新排座。演奏本身不慢，重新入座的时间可能比演奏还长。数据重组织（data reorganization）的开销，正是这个"重新入座"。

RAPID的解法是把并行粒度从列级抬到行级（row-parallel）：让算术操作直接在行的维度上并行展开，绕开逐位串行的组织方式。两种模式的对比大致如下：

这里要说明的是，表格中"重组织开销可能主导总耗时"并非RAPID团队的独有发现，而是近两三年DRAM-PUM文献里反复出现的共识性结论——正是这个结论，让很多PUM论文里漂亮的加速比在端到端评测中打了折扣。据多位接近学术圈的人士私下评价，此前不少DRAM内计算的工作，加速比在去掉数据重排环节后就"意思不大了"，所以RAPID瞄准的靶心选得相当准。

🏭 从论文到量产：巨头其实已经下场

学术圈画图纸，大厂开模具，存算一体正在两头挤。

RAPID并非横空出世。DRAM内计算这条线，学界积累了多年：从电荷共享批量位运算的开创性工作算起，ETH、CMU、TU Dresden等高校团队持续深耕，TU Dresden更是欧洲存算研究的重镇之一。这一次Syracuse、FAU与TU Dresden三校联手，说明行级并行已经被识别为下一代DRAM-PUM的关键命题。

产业侧的进度条则更直观：

• 2021年，三星在ISSCC发布HBM-PIM（FIMDRAM），把乘加单元塞进HBM bank内部；
• 2022年，SK海力士发布GDDR6-AiM，主打AI推理加速；
• 商业化阵营中，UPMEM已经量产了通用型DRAM-PIM处理器， albeit 走的是在DRAM工艺旁配DSP核心的稳妥路线；
• 学术界则持续在"更彻底"的方向推进——让DRAM阵列本身承担算术，RAPID属于这一梯队。

产业逻辑很清晰：HBM-PIM、AiM这类方案是"近存计算"（PIM），在内存旁边加算力，改动小、生态友好，但数据搬运只减不消；RAPID这类"存内计算"（PUM）方案，追求的是让电荷共享这种DRAM的"物理天赋"直接干活，理论上搬运成本趋近于零。前者是渐进改良，后者是架构野心，两者长期并存，短期看前者变现更快，长期看后者的天花板更高。

⚠️ 三个硬骨头：精度、工艺与生态

论文证明可行性容易，DRAM厂点头改版图才是真门槛。

即便RAPID把重排开销打下来了，DRAM内计算距离大规模落地仍有三块硬骨头要啃。

第一是精度。 电荷共享天生只擅长位运算，算术运算（尤其是多精度整数和浮点）需要在位级组织上做复杂编排。行级并行缓解了组织效率问题，但高精度运算的电路支持和正确性验证，依然是硬工程。DRAM是地球上对成本最敏感的芯片品类，在数组列（sense amplifier）区域多画任何一块电路，都要和每Gb成本打一架。

第二是工艺代际。 DRAM工艺常年落后逻辑工艺数代，内存厂对外围电路的改动极其克制——这是三星、SK海力士、美光三家寡头用几十年纪律换来的良率护城河。任何要求大改DRAM die的学术方案，都要过"内存厂愿不愿意陪你赌下一代产品"这一关。据业内流传的说法，PIM产品线在这些大厂内部，至今仍是"战略储备"而非"主力出货"。

第三是编程生态。 就算硬件ready，开发者凭什么在CUDA生态旁边再学一套DRAM内计算编程模型？近存计算好歹还能用现有API包一层，纯存内计算的软件栈几乎要从零搭。这决定了它的第一批用户只会出现在特定场景：数据库扫描、图计算、向量检索这类"批量、规整、带宽饥渴"的负载——恰好也是RAPID这类行级并行方案最能发挥的地方。

🧭 小结

RAPID这篇论文的价值，不在于发明了DRAM内计算，而在于精准地砍掉了这条路上最隐蔽的一笔"过路费"——数据重组织开销。当三星和SK海力士的PIM产品开始进服务器机柜，学术界同步把架构命题从"能不能算"推进到"怎么算得高效"，说明存算一体正在从概念验证期进入工程优化期。未来两三年值得盯住的信号有三个：DRAM大厂是否在标准JEDEC框架里为PUM留接口、PIM产品在AI推理侧的实际渗透率、以及行级并行这类方案能否被吸收进下一代DRAM的版图。仓库管理员转型计算员，这一步已经迈出去了，剩下的只是步幅问题。