半导体产业观察 — 晶圆制造、设备材料、芯片设计与半导体地缘产业深度分析

近日，在Hot Chips技术大会上，三星DRAM设计团队的Sangwook Han发表演讲，正式披露三星HBM演进的三阶段路线图。这一路线图的终点，是一种名为zHBM的全新架构——将DRAM直接垂直堆叠在GPU、TPU等计算芯片之上，彻底取消2.5D中介层（interposer）。 据wccftech 8月23日报道，三星方面表示，相较于标准HBM4E，zHBM方案宣称可实现70%的功耗降低、230%的DRAM带宽提升，以及每个DRAM模组节省100W功耗，同时为GPU释放8.3%的额外功率空间。 <h2 style="text-align: left;">HBM是什么，瓶颈在哪里</h2> HBM，即高带宽内存，是目前AI训练和推理系统中最关键的存储组件之一。它由两类芯片构成： <ul> <li> C-die（核心芯片）：包含DRAM存储单元，可垂直堆叠最多16层 </li> <li> B-die（基础芯片/Base Die）：位于整个堆叠结构底部，负责处理各类DRAM控制功能，并通过PHY（物理接口层）与GPU等计算芯片通信 </li> </ul> <img class=" wscnph" src="https://wpimg-wscn.awtmt.com/f3c234ea-d848-4630-9277-4cb22cec7470.png" /> 两者之间通过TSV（Through-Silicon Via，硅通孔）连接——这是一种穿透芯片的垂直导电通道。 据Wccftech报道，当前HBM4每个堆叠的带宽已超过3TB/s，HBM4E进一步推进至4TB/s区间，HBM5则在HBM4基础上将带宽翻倍，容量超过60GB。 然而，带宽的持续扩展正面临两大硬约束：TSV数量与间距的物理极限，以及Base Die内PHY接口的I/O数量与速度上限。与此同时，B-die与计算芯片（xPU SoC）之间的制程代差正在逐代收窄，这既是挑战，也为三星的路线图提供了切入口。 <h2 style="text-align: left;">第一阶段：为计算芯片“腾地方”</h2> 三星路线图的第一阶段，核心目标是从xPU（计算芯片）那里"抢回"硅面积。 三星已将D1c与4nm逻辑工艺应用于HBM4的Base Die（B-die），主要目的是降低功耗、缩减有效面积。这是DRAM与先进逻辑工艺真正融合的起点。 具体措施包括： <ul> <li> 用D2D接口替换传统HBM PHY，缩短信道长度，直接改善能效，同时为XPU释放宝贵硅片空间 </li> <li> 将内存控制器从XPU卸载至cHBM的B-die，预计可为XPU释放5%至10%的面积，对应10%至20%的性能提升 </li> <li> 引入基于SRAM的细粒度修复方案（Near-MC SRAM-Based Cell Repair），利用B-die上的闲置空间部署SRAM修复资源 </li> </ul> 面积缩减带来的副作用是热点问题。对此，三星已推出Heat Path Block（HPB）技术，构建于cHBM4方案之上，可将峰值温度降低逾35%，覆盖50%的PHY区域。 <img class=" wscnph" src="https://wpimg-wscn.awtmt.com/10ba8e7e-f401-42d4-9d67-64b33c0d28fe.png" /> <h2 style="text-align: left;">第二阶段：B-die开始“长出”计算能力</h2> 第二阶段的重点从"腾空间"转向"加功能"，三星将其定义为功能扩展阶段。 扩展内存容量。 随着AI大模型的上下文窗口（context window）急剧扩大，KV缓存（Key-Value Cache，模型推理时用于存储中间状态的内存区域）的需求呈指数级增长。三星计划在Base Die的闲置硅面积上集成内存扩展控制器与PHY，通过外接LPDDR或HBM等方案扩充系统可用内存容量。 集成处理单元（PE）。 三星还提出在Base Die上集成部分计算处理单元（Processing Elements），将部分原本需要在xPU上完成的计算卸载至内存侧，从而降低D2D带宽需求、减少功耗与热负担。这一形态被称为AHBM（Advanced HBM，进阶高带宽内存）。 强化可靠性与测试能力。 第二阶段还包括在Base Die上集成先进的RAS（Reliability, Availability, Serviceability，可靠性、可用性与可维护性）传感器与实时遥测功能，以及片上自测试（ATIP）能力，提升良率与测试覆盖率。 <img class=" wscnph" src="https://wpimg-wscn.awtmt.com/15f99383-7c31-4bf0-9284-42eb23d98c79.png" /> <h2 style="text-align: left;">第三阶段：zHBM——消灭中介层，DRAM直接压在计算芯片上</h2> 第三阶段是整个路线图的终极形态：zHBM。 当前主流AI系统采用2.5D封装架构，GPU与HBM并排放置在同一块中介层（interposer）上，通过横向互连传输数据。zHBM的思路是将这一结构"竖起来"——把DRAM堆叠直接压在xPU芯片之上，形成真正的3D垂直集成。 三星描述的zHBM关键特性包括： <ul> <li> 分布式I/O：最小化HBM栈内数据传输距离 </li> <li> 3D结构：消除传统2D接口，大幅提升系统效率 </li> <li> I/O功耗目标约0.5 pJ/bit：通过移除SerDes等冗余模块实现 </li> <li> 带宽提升超2.3倍，系统热余量达100W </li> </ul> 三星演示的方案为四栈zHBM叠加在一颗XPU之上。 为实现上述目标，三星正在研发两项关键封装技术：WoW（Wafer on Wafer）与HCB（Hybrid Cube Bonding），以实现超高I/O密度，并最终构建统一的SoC-DRAM协同设计体系。 <img class=" wscnph" src="https://wpimg-wscn.awtmt.com/f648af79-b4dc-4bfe-891d-da9f79a874af.png" /> <h2 style="text-align: left;">路线图背后的核心逻辑</h2> 三星此次演讲的核心叙事，是将HBM的Base Die从一个"被动的数据中转站"重新定位为"具备主动计算能力的智能伙伴"。 三个阶段的演进逻辑清晰：先通过制程升级压缩面积、释放xPU空间（第一阶段）；再利用释放出的空间集成更多功能、扩展容量与计算能力（第二阶段）；最终通过3D垂直集成彻底重构系统架构，在功耗、带宽与热管理三个维度同步突破（第三阶段）。 三星在演讲总结中表示："通过掌握先进封装与统一SoC-DRAM协同设计，我们将突破制约AI系统的功耗、面积与容量瓶颈，为未来数年更高效率、更高性能、更强可扩展性铺平道路。"<div style="color: #666; margin-bottom: 15px;">风险提示及免责条款</div> <div> 市场有风险，投资需谨慎。本文不构成个人投资建议，也未考虑到个别用户特殊的投资目标、财务状况或需要。用户应考虑本文中的任何意见、观点或结论是否符合其特定状况。据此投资，责任自负。 </div>

三星制定“三阶段HBM路线图”：迈向真正的3D ZHBM，将DRAM直接堆叠在计算芯片上

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