芯片设计🔥9.0
背面时钟网格在2nm纳米片工艺中降低偏差与功耗（UCSC）
原标题: 背面时钟网格在2nm纳米片工艺中降低偏差与功耗（UCSC）
📋总体概括
加州大学圣克鲁兹分校研究人员发表论文，探索在2nm GAAFET背面供电网络（BSPDN）技术中采用背面时钟网格的设计空间。传统时钟网格虽然能减小偏差并容忍片上工艺波动，但占用顶层贵金属布线资源；将其移至晶圆背面有望在先进节点释放宝贵的前侧金属层资源，同时兼顾时钟偏差与功耗表现。
⚡关键信息
- ▸UCSC发表题为2nm GAAFET BSPDN背面时钟网格设计空间探索的技术论文
- ▸时钟网格常用于高性能VLSI设计以减小偏差并容忍片上工艺波动
- ▸传统时钟网格占用高级金属层的稀缺布线资源
- ▸背面供电网络（BSPDN）为时钟网络移至晶圆背面提供了技术载体
🔥犀利点评
这波研究的巧思在于把两个热点拼在一起：BSPDN和时钟网格。时钟网格一直是高性能芯片吃顶层金属的大户，背面供电腾出的前侧布线空间如果不给时钟网络用简直是浪费。 academics 先算设计空间而不是直接吹性能，路子是对的——但2nm BSPDN量产良率本身还是未知数，背面做时钟网格对TSV密度和背面金属工艺的要求只会更苛刻，论文到产线还隔着一个Intel和TSMC的距离。
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