摩尔定律没死，只是换了种活法

摩尔定律没死，只是换了种活法

2025年10月初的半导体圈，一周之内冒出三条新闻：泛林集团抛出自对准互补场效应晶体管（SA-CFET）架构，宣称能把CMOS推过1nm；日本Rapidus宣布成立CORE协作生态系统，抢先把设计伙伴拉进自己的战壕；台积电研究中心联合阳明交通大学，在单层二硫化钼晶体管上做出0.42nm氧化铝界面突破。

三条新闻看似不相关，其实指向同一个问题：硅基晶体管越缩越难，摩尔定律到底怎么续命？

核心判断是：续命方案已经不再是某个节点、某家公司的单点突破，而是架构（怎么摆）、材料（用什么造）、生态（谁来一起造）三条战线同时推进。谁先跑通一条，谁就握住下一个十年的入场券。

垂直堆叠：把晶体管盖成复式楼

平面微缩走到头，产业开始向天上要面积。

先说CFET是什么。传统CMOS里，NMOS和PMOS是并排躺在晶圆表面的邻居；CFET（互补型场效应晶体管）则把这两种器件垂直堆起来，一层住N型、一层住P型，相当于把平房改成复式楼。同样的平面面积，器件密度直接翻倍，还能增加有效沟道宽度、改善静电控制——三个收益一次拿齐。

理想很丰满，工程很难。垂直堆叠最大的麻烦是对准：上下两层晶体管的触点、电源轨、硅通孔，每一个都要求极高的套刻精度，边缘放置误差（EPE）窗口被压得极窄。这也是CFET喊了多年却迟迟无法量产的根本原因。

泛林集团9月29日提出的SA-CFET，正是冲着这个痛点去的。据其公开披露，该架构的核心是三个自对准工艺模块：

• SA-BPR：自对准埋入式电源轨；
• SA-CT：自对准触点；
• SA-TSV：自对准硅通孔。

所谓“自对准”，就是不依赖光刻机把两层图案精确对上，而是让结构自己“长”对——原本对套刻精度要求极高的步骤，被转化成了自对准工艺，制造难度大幅下降。同时，泛林方面表示，这三个模块还缓解了CFET垂直堆叠中最头疼的接触拥挤问题。

再看兼容性设计：据公开资料，SA-CFET采用非金属栅极切割和中间介质隔离（MDI）实现功函数分离，并且保持了与N3规范的兼容——42nm接触栅极间距、21nm金属间距，一套都不改。

这一点非常关键。它意味着现有后段工艺和设计规则不需要推倒重来，CFET不是空中楼阁，而是能“嫁接”在现有产线逻辑上的渐进式方案。与现有规范兼容，很可能是这类新架构能否被大厂认真看待的第一道门槛——这一判断来自工艺逻辑本身，尚无公司层面表态佐证，读者可自行掂量。

数字孪生：一次流片都没做，凭什么让人信

在先进制程的赌桌上，先用仿真把牌看完，再决定下不下注。

值得注意的一个细节：SA-CFET的验证不是靠流片，而是靠建模。泛林集团旗下Semiverse Solutions团队用SEMulator3D数字孪生工艺建模完成了全部验证——泛林公布的建模结果显示，该架构可以构建出6T SRAM单元，以及NOT、NAND、NOR等基础逻辑单元。

数字孪生，说白了就是在虚拟世界里把整条工艺线“走”一遍：每一道刻蚀、每一次沉积、每一层光刻的形貌和偏差都能在软件里预演。对动辄一次流片数千万美元的先进节点来说，这相当于把试错成本从晶圆厂搬到了工作站里。

整理一下泛林公布的SA-CFET关键数据（均来自其公开发布，未经第三方独立验证）：

SRAM面积缩减52.7%这个数字尤其值得展开。熟悉制程演进的人都知道，这几年逻辑单元的微缩越来越“虚”，而SRAM因为结构规整、对工艺偏差极其敏感，一直是最难缩的部分。如果CFET真能在SRAM上拿到超过五成的面积收益，等于把过去几代节点都啃不动的硬骨头一口咬开——对CPU、GPU里动辄占一半面积的缓存来说，这是实打实的成本下降。当然，这目前只是仿真数字，距离晶圆上的实测还有很长的路。

产业逻辑上，这标志着先进制程研发范式的迁移：建模先行、数据说话，正从辅助手段变成主路径。据imec公开发布的制程路线图，本世纪三十年代末有望进入0.3nm等级工艺，CFET垂直堆叠被列为延续摩尔定律的核心方案之一。路线图敢这么写，背后正是数字孪生工具让“纸面架构”的风险变得可以量化。

Rapidus的豪赌：新玩家不能只拼工艺

先进制程的竞争，正在从晶圆厂的竞争变成生态的竞争。

同一时间线上，日本先进半导体制造企业Rapidus于10月5日通过官方新闻稿宣布成立Rapidus Collaborative Open Rapid Ecosystem（协作开放快速生态系统，简称CORE）。这是一个全球性框架，目标是支持尖端半导体的开发和大规模生产。

Rapidus在新闻稿中的表述很直白：半导体开发现在需要的不仅仅是制造技术，实现价值链的整合，才能为客户提供可靠的开发和生产基础设施。

在CORE框架下，Rapidus率先成立的是设计解决方案联盟——注意这个次序：生态框架刚立起来，第一个落地的不是设备、不是材料，而是把芯片设计领域的一批合作伙伴聚到一起。按官方口径，这个联盟被定位为客户与Rapidus之间的桥梁，让客户能通过与设计企业的合作加速启动开发，充分利用半导体人力资源。

这步棋的用意不难读懂。作为先进制程赛道的追赶者，Rapidus面对的是在此经营了几十年、设计支持体系极其成熟的对手。新客户把芯片交给一家新晶圆厂，最怕的不是良率，而是从设计、IP、PDK到量产支持整条链上的不确定性。先把设计侧的伙伴绑上船，等于提前替客户把风险链拆掉一半。

换句话说，先进制程的竞争维度正在升级：过去比的是谁能把晶体管做出来，现在比的是谁能把客户从设计第一天到量产那天全程接住。这也是为什么“设计—制造一体化”被反复提及——它不再是口号，而是新玩家进场必须预付的门票。

0.42nm氧化铝：硅之后是什么

架构解决怎么摆，材料解决用什么造——两条腿得一起走。

就在泛林发布SA-CFET前后，台积电企业研究部门与阳明交通大学的研究团队公布了另一项成果：他们设计出一种0.42纳米的氧化铝界面，用在单层二硫化钼（MoS₂）晶体管上，既能保护电子输运，又能保持强栅极控制能力。

背景是硅基晶体管正在逼近物理极限——每一代新工艺的收益递减，沟道材料本身成了瓶颈。二维材料如MoS₂，因为只有单层原子厚度，天然具备极短沟道下仍然不错的静电控制潜力，被视为“后硅时代”的热门候选。但二维材料的问题同样出名：界面稍有瑕疵，电子输运就被破坏。

这次突破的意义，恰恰在于用一层仅0.42nm的氧化铝界面，同时解决了“保护电子输运”和“强栅极控制”这对长期矛盾——很薄的介质，既要透（让栅极电场有效控制沟道），又要净（不能在界面引入散射和缺陷）。

把最近这段时间的技术节点拼成一条时间线（以下日期与数据均以各机构公开发布为准），图景会更完整：

• 2025年中：imec发布制程路线图，预测本世纪三十年代末实现0.3nm等级工艺，明确CFET垂直堆叠为核心方案之一；
• 2025年9月29日：泛林集团提出SA-CFET架构，剑指1nm及以下节点；
• 2025年10月5日：Rapidus成立CORE生态系统，率先组建设计解决方案联盟；
• 同期：台积电与阳明交通大学公布0.42nm氧化铝界面研究成果，验证单层MoS₂晶体管路径。

一个月之内，架构、生态、材料三条战线同时出现实质进展，这不是巧合，而是产业对“1nm之后怎么办”的集体应答。CFET负责把NMOS和PMOS叠起来，二维材料负责替换硅沟道，数字孪生负责把两者在投产前验证清楚——摩尔定律的续命方案，正在变成一套系统工程。

冷静看：从建模到良率，隔着一座富士山

实验室里的漂亮数字，和晶圆厂里的稳定良率之间，隔着最贵的一段路。

热潮之下，有三盆冷水必须泼。

第一，SA-CFET目前的一切结论都来自SEMulator3D数字孪生建模——SRAM缩52.7%、逻辑单元可构建，都是仿真结果。建模再精细，也替代不了真实晶圆上那种只在量产中才暴露的工艺交互问题。数字孪生降低了试错成本，但没有消灭不确定性本身。

第二，CFET的垂直堆叠在散热和堆叠良率上的挑战是结构性的：上下两层器件贴得越近，热串扰和层间缺陷的容忍度就越低。二维材料这边，单层MoS₂晶体管在实验室做出了0.42nm界面，但从单管到晶圆级一致性，中间的距离业内都有数——界面工程的可重复性和大面积成膜，通常被认为是真正卡脖子的环节。需要说明的是，这一判断基于公开技术讨论与行业共识，未有台积电或阳明交通大学方面的官方表态。

第三，Rapidus的生态牌打得很聪明，但生态的成色最终取决于有没有头部客户真金白银地下单。设计联盟是桥梁，桥梁两头有没有车流，还要看其制造底座能否兑现承诺——目前CORE框架下尚未公布具体的头部客户订单。

不过换个角度想，这三盆冷水恰恰说明了产业正在回归务实：不再指望某个"magic node"一举翻盘，而是架构、材料、生态、验证工具四条线各自啃硬骨头。路线不确定，但方向已经收敛。

小结与展望

泛林的SA-CFET把并排的晶体管改成复式楼，台积电和阳明交通大学在琢磨换掉硅沟道本身，Rapidus则押注谁能整合整条价值链。三条新闻，三个维度，共同回应同一个问题：摩尔定律的下一个十年靠什么。

答案是：靠架构堆叠拿密度，靠新材料换赛道，靠生态绑定客户，靠数字孪生压缩试错。

但故事没有结束。泛林的SA-CFET仍停在建模阶段，下一步要看它能否走下工作站、在真实晶圆上复现仿真结果；Rapidus的CORE框架刚立起来，生态成色要等首批大客户落子才算数；二维材料那颗0.42nm氧化铝界面，也还悬在单管演示与晶圆级工艺之间。三条战线，没有一个已经冲线。

从imec路线图上的三十年代末0.3nm算起，留给产业的窗口还有十多年——够长，但每一步都不便宜。对围观者来说，接下来最值得盯的信号很明确：CFET的首次实物流片、Rapidus的首个头部客户订单、以及二维材料从实验室走向晶圆级集成的那篇关键论文。哪一条先兑现，摩尔定律的下一个十年就会先向谁倾斜。

信源说明：本文涉及的公司数据（SA-CFET工艺参数、SRAM面积缩减比例、CORE框架定位等）均引自泛林集团与Rapidus的公开发布及imec公开路线图；台积电与阳明交通大学成果引自其公开发表的研究。文中关于量产门槛、材料可重复性、客户订单前景的判断，为作者基于行业公开讨论的分析推演，不代表相关公司立场，亦未经独立信源证实。