没有EUV，中国芯片决定往上盖楼

9月4日和5日，两天之内，中国半导体圈先后交出两篇论文：一篇来自设备龙头北方华创，讲的是怎么在没有EUV的情况下刻出64层3D DRAM；另一篇来自华为半导体掌门何庭波，用麒麟2026的实测数据回应一个质疑——芯片堆得越高，会不会烧得越狠？

两篇论文看似一个讲存储、一个讲逻辑，隔着半个产业链，但指向的是同一个判断：当光刻机这条路被堵死，先进制程的竞争就从「平面微缩」切换到了「三维堆叠」——光刻说了不算的时代，刻蚀、互连和热管理开始接管叙事。

这篇文章就把这两条路线拆开看看，数据成色几何，产业逻辑通不通。

🧱 芯片厂房，从平房改盖高楼

先说背景。传统芯片的性能提升，靠的是把晶体管在平面上越做越小——7nm、5nm、3nm，一路往下压。但平面微缩有两个前提：一是EUV光刻机，二是持续翻倍的研发与设备投入。对中国的存储和逻辑厂商来说，第一个前提已经不成立。

于是「往三维走」成了必然选项。在存储这边，3D DRAM被视为DRAM技术演进的下一阶段：核心理念是把晶体管从二维平面微缩转向三维垂直堆叠，靠一层层往上摞来提高存储单元密度。这条路径的最大诱惑在于——它对光刻的依赖显著下降，而对刻蚀、沉积等工艺步骤的依赖大幅上升。

一句话概括：平面时代拼的是「画得有多细」，三维时代拼的是「刻得有多深、堆得有多齐」。

这正是北方华创这篇论文的产业坐标。在EUV出口管制持续收紧的背景下，3D DRAM为中国存储产业开辟了一条避开光刻壁垒的新路径。据业内流传的一句半玩笑话：光刻卡脖子，反倒卡出了刻蚀设备的行情。

而这条路径能不能走通，卡点不在「往上堆」的愿景，而在一个极其具体的工艺细节上。

⚙️ 难的不是竖着堆，是横着刻

北方华创的方案，瞄准的是硅与硅锗交替堆叠的64层3D DRAM结构。

它的制造逻辑可以这样理解：先把硅锗层精准地「掏空」剥离，再在留下的硅层空隙里，构建字线、位线和栅极等微观结构。说白了，就是先搭脚手架，再拆掉不要的部分，最后在空出来的地方盖真正的主角。

听起来简单，实际是行业级难题。因为要掏空的通道又深又窄——业内叫高深宽比结构——刻蚀气体得横着钻进去，且只能吃掉硅锗、不能碰硅。横向选择性刻蚀一旦失手，要么硅骨架被啃坏，整体结构塌掉；要么64层里有的刻得干净、有的没刻透，均匀性崩盘。

北方华创给的答案是两步循环刻蚀：把工艺切成「刻」与「清」两个阶段循环迭代。第一阶段用无偏置的电中性氟自由基对硅锗层做定点刻蚀；第二阶段引入反应气体，清理底部副产物沉积，确保刻蚀气体能垂直纵深穿透。

效果如何？论文给出了三个关键数字：

• 硅锗与硅的刻蚀选择比超过 500:1——刻500份硅锗，才伤1份硅；
• 200纳米夹层结构中，硅层单次损耗控制在10埃（1纳米）以内；
• 64对交替层堆叠结构中，结构均匀度超过95%。

把这三个数字翻译成产业语言：骨架不塌、损耗可控、层层数得齐——这正是3D DRAM从论文走向产线的三道门槛。而一家设备厂直接把工艺论文发到IEEE期刊上，本身就传递了一个信号：国产设备不再只是「卖机器的」，而是带着工艺Know-how下场，和下游一起定义制程路线。业界分析普遍认为，长鑫存储若能整合北方华创的刻蚀设备与相关工艺，向3D DRAM自主量产演进的可行性将大幅提升。

存储这边讲完了「怎么堆」，逻辑那边的何庭波要回答的，则是一个更根本的物理问题：堆上去的东西，凭什么不更热？

🔥 何庭波的算术题：搬家比干活费电

9月4日，何庭波在中科院预发布平台ChinaXiv更新论文，标题相当抓眼球——《Huawei's τ Chip Was Supposed to Melt?》，华为的τ芯片本该过热烧毁？

「本该烧毁」四个字，是对行业一个根深蒂固直觉的正面回应：晶体管密度提升55%，单位面积的功率密度理应暴涨，发热理应失控。但麒麟2026的实测结果恰恰相反——堆了更多晶体管，芯片反而更冷。

凭什么？何庭波给出的解释是一笔很多人没算过的账：芯片最耗电的不是计算，而是数据搬运。

她用「通勤」作类比：晶体管执行计算要花能量，但数据在不同计算模块之间长距离传输，同样要付「路费」。论文引用的数据是：在典型智能手机工作负载中，动态功耗约占总功耗的90%；而动态功耗公式里，电容的重要来源并非晶体管本身，而是金属互连——传输距离越长，电容越大，能耗越高。

推论就此成立：在先进工艺节点上，互连电容对能耗的影响已经超过晶体管本身。所以降功耗不止「把晶体管做小」一条路，缩短信号传输距离同样是一等公民。

这是「韬定律」的理论内核，也是LogicFolding（逻辑折叠）的立身之本——把长距离的「横向通勤」，改造成短距离的「垂直换乘」。今年5月华为对外发布韬定律，尝试为后摩尔时代找一条新的演进路径；这次的论文更新，等于第一次交出了实打实的作业。

📊 麒麟2026的账本：密度涨55%，功耗反降

那么作业的成绩单如何？论文披露的数据相当密集，先看总账：

逐条拆解。麒麟2026是首款采用LogicFolding的移动SoC，晶体管密度从上一代约1.55亿颗/mm²提升至2.38亿颗/mm²——论文特别强调，这个单代55%的增幅，相当于此前依靠传统几何微缩连续三年才能拿到的成绩。

功耗端的收益更夸张。与麒麟9030 Pro保持相同性能的前提下：NPU维持29 TOPS算力时，运行频率降低63%，电压从0.85V压到0.55V，功耗下降66%，功率密度下降73%；GPU在同为61 FPS的条件下，电压低200mV，功耗下降58%；CPU性能核在HNX测试中，用低9%的频率和低200mV的电压达到同性能，功耗降低41%。

而且这不是「省电但性能拉胯」的取舍。若追求极限性能，Turbo模式下NPU冲到70 TOPS、提升141%，GPU帧率最高提升42%，CPU性能最高提升18%。

这组数据的产业含义很直白：在无法继续押注最先进光刻的前提下，「重构电路结构＋缩短传输距离」这套组合拳，确实能在性能、功耗、温控上同时兑现收益。当然，冷静地说，论文是自家写的、数据是自家测的，τ定律能否在功耗、性能、制造和成本之间长期取得平衡，才是这条路线能走多远的关键——这也是何庭波论文里留白的那个问号。

🗺️ 两条路线，同一个判断

把两件事放到同一张时间线上看，节奏耐人寻味：

一边是存储（北方华创—长鑫存储），一边是逻辑（华为—麒麟），产业链位置完全不同，但底层判断完全一致：在EUV受限的现实约束下，三维化是继续提升密度和性能的最优解。

两条路线的共同点是：瓶颈的接力棒从光刻交了出去。存储交给刻蚀——所以北方华创必须把500:1的选择比刻进论文里；逻辑交给互连和热——所以何庭波必须算清「数据搬运」的能耗账。曾经是配角的三类能力——高深宽比刻蚀、精密沉积、热与互连设计——一夜之间站上了主舞台。

还有一个容易被忽略的信号：两家都是用论文说话，而不是用发布会说话。数据摆在国际期刊和预印本平台上，接受同行审视。在中国半导体从「解决有无」走向「证明可行」的阶段，这种表达方式本身，就是一种产业自信的升级。

回到开头的问题：没有EUV，中国芯片怎么办？这两篇论文给出的答案是——不上楼，就上楼。

平面微缩的天花板没有消失，但三维堆叠把竞争的裁判权从光刻机手里接了过来：存储看刻蚀的均匀度，逻辑看互连的能耗账。北方华创的500:1和95%，麒麟2026的66%和58%，都是这条新赛道上的第一批发令枪。

接下来的看点很明确：北方华创的工艺能否从IEEE论文走到长鑫的产线，韬定律能否在量产成本和长期可靠性上继续自洽。纸面上的突破已经就位，产线上的验证，才是这场「盖楼运动」的真正地基。