代工涨疯了，设备厂在偷偷改写摩尔剧本

966亿美元。

这是Counterpoint Research给出的2026年第二季度全球晶圆代工2.0市场营收数字——同比增长25%，环比增长11%。

两个数字放在一起看很有意思：同比增速比上一季度还在抬升，也就是说，这波由AI驱动的景气周期不但没有降温，反而在加速。

而就在同一个月，另一条新闻悄悄刷了屏：泛林集团于9月29日提出了一种自对准互补场效应晶体管（SA-CFET）架构，号称要把CMOS晶体管推进到1nm及以下节点。

一边是需求端的钱在汹涌地流，一边是供给端的物理极限在逼近。这两件事，其实是同一件事的两面。

📈 25%的增速，钱到底从哪来？

每一轮代工景气，都有一个具体买单的人。

先看数据。根据Counterpoint的晶圆代工供应追踪报告，2026年Q2全球晶圆代工2.0市场营收达到966亿美元，环比增长11%。报告明确指出，市场增速较上一季度有所提升。

钱从哪来？报告点得很清楚：AI GPU的持续增长需求，以及AI基础设施的整体扩张。

注意，这不是单指GPU。AI基础设施扩张的清单里，还包括定制化ASIC、服务器CPU、网络芯片和电源管理IC。

这四个品类，恰恰是过去一年半导体行业私下聊得最多的话题。据多位接近人士观察，云厂商自研ASIC的流片需求，已经从「备选方案」变成了「必选项」——GPU太贵、太缺，定制ASIC成了算力预算里绕不开的第二个篮子。而每一家自研ASIC，都需要一个代工厂帮它落地。

这也是「代工2.0」这个统计口径的意义所在。2.0口径不仅包含传统的晶圆代工收入，还把系统级封装、代工厂提供的芯片设计服务等纳入进来。换句话说，它统计的是「客户把芯片做出来并交付所需的一切」。

一个简单的产业逻辑推演：当GPU与ASIC双线扩张时，代工厂的营收增长会呈乘数效应——GPU吃先进制程产能，ASIC吃先进制程加先进封装产能，服务器CPU和网络芯片吃成熟制程加特色工艺，电源管理IC则源源不断消耗着功率模拟产能。AI不是在拉动某一条产线，而是在拉动整个代工产业链的不同层级。

25%的同比增速，本质上是这种多点共振的结果。

🚀 从HBM到电源IC，AI管线的乘数效应

AI是一台抽水机，把利润泵向产业链的每一层。

把AI基础设施拆开看，它的芯片需求呈现出一种「全栈式」的特征。

最上层是AI GPU，这是公众视野里的明星。它决定了先进制程和先进封装产能的定价权。

往下走一层，是定制化ASIC。这部分需求的特点是批量定制、快速迭代，客户（通常是超大规模云厂商）对交付周期的敏感度甚至超过对单颗芯片性能的敏感度。代工厂如果能提供从设计到制造到封装的一站式服务，就能把这块利润牢牢握在手里。

再往下，是网络芯片和电源管理IC。AI数据中心里，每一块GPU背后都站着一排电源管理IC和一串网络互连芯片。有人估算过，AI服务器的电源管理IC用量可能是传统服务器的数倍——这不是GPU的配角，这是AI基础设施的第二增长曲线。

用一张图来看这个需求传导链条：

这张图解释了为什么代工2.0的增速在加速而不是放缓：AI对芯片的需求不是替代性的，而是叠加性的。每一台新增的AI服务器，都在同时为先进制程、成熟制程和特色工艺的产线贡献订单。

环比11%这个数字更值得琢磨。环比增长意味着这波需求不是季末冲量的脉冲，而是持续的基础设施建设节奏。据业内人士的说法，部分代工厂针对AI客户的产能分配，已经细化到「按周排产」的程度——这在过去是奢侈的。

⚠️ 增长狂欢下的隐忧，产能与极限的双重考题

钱在流向代工厂，但物理定律不看财报。

高增长之下，两道考题摆在桌面上。

第一道是产能。AI需求的乘数效应意味着所有层级的产线都在满负荷运转。先进制程产能的扩建周期以年计，而ASIC客户的迭代周期以季度计。这个时间差，就是产能瓶颈的来源。谁能在产能扩张上押对节奏，谁就能在这波周期里吃到大头——押错节奏的代价，则是在需求回调时背上沉重的折旧。

第二道考题更根本：制程极限。

摩尔定律逼近物理极限，已经不是新闻。但「逼近」和「破局方案出现」是两回事。imec（比利时微电子研究中心）在2026年7月发布的制程路线图中预测，2038年有望实现0.3nm等级工艺，并明确指出CFET垂直堆叠架构是突破物理极限、延续摩尔定律的核心方案。

请注意这个时间坐标：2038年，距离今天还有十余年。这意味着，未来十年左右的时间里，行业必须在现有架构上「榨」出越来越多的性能，同时为下一次架构革命储备技术。

这构成了一个微妙的产业张力：需求端的AI浪潮要求制程持续进步（每一代制程的提升，都直接转化为每瓦性能的收益），而供给端的物理空间却越来越窄。代工厂的营收增长越猛，对制程突破的渴求就越迫切。

于是，设备厂的动作就成了观察产业走向的风向标。据业内流传的说法，头部设备厂商近年来在研发上的叙事已经从「跟上制程」悄悄转向了「定义下一代结构」——这是一个根本性的身份变化。

🔧 泛林的SA-CFET，设备厂反向定义制程

以前是制程定义设备，现在是设备定义制程。

9月29日，泛林集团提出的SA-CFET架构，就是这种身份变化的最佳注脚。

先科普一下背景。CFET即互补型场效应晶体管，是一种将NMOS和PMOS器件垂直堆叠的晶体管架构。相比传统将两类晶体管并排布置的方式，CFET可以在相同平面面积内实现更高器件密度，同时增加有效沟道宽度并改善静电控制能力。

用人话说：晶体管不占地了，改成叠罗汉。这是继平面晶体管到FinFET、再到GAA环栅晶体管之后，业界公认的下一步。

但CFET的工程难点也极其真实：垂直堆叠之后，接触点变得极度拥挤，对套刻精度的要求也到了近乎苛刻的程度。泛林的SA-CFET架构，核心就是三个自对准工艺模块——

• SA-BPR（自对准埋入式电源轨）
• SA-CT（自对准触点）
• SA-TSV（自对准硅通孔）

这三个模块的共同思路是：扩大边缘放置误差窗口，同时缓解CFET垂直堆叠结构中的接触拥挤问题。原本对套刻精度要求极高的步骤，由此转化为自对准工艺，大幅降低了制造难度。

此外，该架构采用非金属栅极切割设计和中间介质隔离（MDI）实现功函数分离，同时保持与N3规范的兼容性——包括42nm接触栅极间距和21nm金属间距。

这个「兼容N3规范」的细节，产业含义比技术细节本身还重。它意味着SA-CFET不是一项推倒重来的激进方案，而是可以在现有产线逻辑上渐进演进的路径。对代工厂来说，这是降低转型风险的关键。

验证方式也值得一提。泛林的Semiverse Solutions团队用SEMulator3D数字孪生工艺建模对架构进行了验证，建模结果显示，该架构可以构建6T SRAM单元以及NOT、NAND、NOR等逻辑单元。其中最亮眼的数据是：SRAM面积缩减52.7%。

要知道，SRAM缩放是过去几个节点上最难啃的骨头。SRAM面积缩不动，就等于芯片的「大脑」没法变小，这直接制约了先进制程的性价比。如果CFET路线真能让SRAM单元面积近乎腰斩，那么1nm以下节点的经济性账，就有可能重新算得过来。

值得注意的是，这是由一家设备厂商提出的架构方案。传统上，架构由代工厂定义，设备厂跟进开发工艺。而这一次，是设备厂先拿出完整方案、并用数字孪生工具完成可行性验证，再去影响制程路线图的走向。

这个变化的深层逻辑是：当制程逼近极限，制造环节的专业知识比以往任何时候都更接近核心机密。设备厂掌握着工艺窗口的细节，也就掌握了话语权。

💡 从966亿到2038，两条曲线的赛跑

需求曲线跑得快，供给曲线必须跟上，否则两端都会疼。

把两条时间线放在一起看，产业的全貌就清晰了：

• 2026年Q2：全球晶圆代工2.0市场营收966亿美元，同比增长25%，环比增长11%，增速环比提升
• 2026年9月29日：泛林提出SA-CFET架构，SRAM面积缩减52.7%，兼容N3规范
• 2038年（imec预测）：有望实现0.3nm等级工艺，CFET为延续摩尔定律的核心方案

一条是陡峭上扬的营收曲线，一条是漫长而陡峭的技术爬坡曲线。这两条曲线必须赛跑。

如果需求曲线一路领先而制程进步放缓，AI基础设施的每瓦性能改进就会趋缓，算力成本下降的速度跟不上需求扩张的速度，整个生态的成本结构会承受压力。

反过来，如果CFET这类架构能在2030年前后提前落地，那么SRAM面积减半带来的芯片成本优势，会直接反哺AI芯片的性能功耗比，为需求曲线继续加杠杆。

对产业链上的不同玩家，站位也各有讲究：代工厂关注的是CFET产线导入的节奏与资本开支窗口；芯片设计公司关注的是新架构下标准单元库和EDA工具链的成熟时间；设备与材料供应商，则像是这场技术迁移的「军火商」——每一代新架构，都意味着新一代工艺模块、新材料和新检测方案的采购清单。

据接近设备业的人士透露，围绕CFET的技术预研与专利布局，已经在多家厂商间悄然展开，尽管距离量产还有相当长的路要走。

这场赛跑没有观众席，所有人都在场内。

小结

966亿美元的季度营收，是AI需求给晶圆代工业写下的一张强心针式的成绩单；而泛林的SA-CFET架构，则是物理极限逼近时，设备厂递上的一份续命方案。需求在加速，极限在逼近，两条曲线的赛跑决定了未来十年半导体行业的格局。下一次观察窗口，不妨盯住两件事：代工2.0的增速能否持续，以及CFET从数字孪生走向试验线的每一步——那些看起来遥远的架构新闻，往往就是五年后产能排期表的开端。