芯片开始叠罗汉，EDA第一个扛不住

芯片开始叠罗汉，EDA第一个扛不住

导语

2026年第二季度，DRAM行业营收环比暴涨60%；同一时间，台积电和ASML宣布联手推动大版面光掩膜过渡；而EDA厂商们正在把自家最成熟的老工具拆开重写。三件事看起来风马牛不相及，其实背后是同一条主线：AI算力需求正在把整条产业链从平面时代拽进立体时代。读懂这条线，才能看懂未来三年设备、材料、设计工具的钱会往哪流。

📈 DRAM暴涨60%：AI服务器把钱灌进了内存

金句先行：内存不再是配角，它成了AI算力的第二张账单。

先看数据。据TrendForce统计，2026年第二季度DRAM产业营收环比增长60%。这个涨幅在存储行业的历史上属于罕见级别——要知道，存储是个出了名的周期性行业，季度环比能有个位数增长就值得开香槟了，60%的环比增速意味着需求端出现了结构性变化。

变化来自哪里？答案是AI服务器。具体来说，是三类产品的出货同时上量：

• HBM3e：高带宽内存，直接堆在GPU和AI加速器旁边，是训练集群的刚需；
• LPDDR5X：低功耗高速内存，随着AI推理向边缘下沉，需求同步走高；
• 大容量RDIMM：带寄存器的服务器内存条，AI服务器的推理场景对内存容量的胃口越来越大。

一个季度、三类产品、同时放量，这不是传统意义上的周期反转，而是需求结构本身变了。

产业逻辑值得多说一句。过去存储行业的主叙事是"PC+手机"，出货量跟随消费电子周期起舞。而现在，AI服务器把DRAM的需求曲线和算力投资曲线绑在了一起。训练集群堆HBM，推理集群堆RDIMM，边缘设备堆LPDDR5X——内存成了算力扩张的前置条件。换句话说，只要AI资本开支不停，DRAM的需求支撑就不是靠"换机潮"，而是靠"建厂潮"。

当然，60%的环比增幅也有低基数和价格上行的双重放大效应，不能直接线性外推。但它确认了一个方向：存储正在从"跟随算力"变成"定义算力"。谁能稳定供货HBM，谁就握住了AI供应链的咽喉。

🧱 芯片叠起来之后，EDA的老工具集体失灵

金句先行：平面时代的设计方法论，正在被3D堆叠一点点拆掉。

第二件事发生在设计侧。随着AI芯片普遍走向堆叠式、Chiplet化的架构，EDA厂商正在对自家成熟工具做一轮大改造，方向有三个：跨域分析（cross-domain analysis）、更快速的设计空间探索，以及Agentic AI辅助。

这三个词背后，是实打实的工程痛点。

第一个痛点是跨域。过去做平面芯片，逻辑、版图、热、应力，各管各的摊子，签核流程清晰。现在把逻辑die、HBM堆栈、供电层摞在一起，热-电-力三场耦合就躲不开了：上面一层过热会改变下面一层的时序，供电网络的压降影响的是整摞芯片。单一领域的点工具没法回答"这摞东西整体能不能工作"这个问题，EDA厂商只能把多个成熟工具重新缝合成跨域分析平台。

第二个痛点是探索速度。Chiplet架构把设计问题从"画一颗芯片"变成了"画一个系统"：哪些功能放哪个die、堆几层、用哪种互连，组合空间是爆炸式的。靠人肉迭代根本探不完，所以"更快探索"成了EDA的硬需求——这也是为什么各家都在把设计空间探索工具化、自动化。

第三个痛点最有趣：Agentic AI。EDA厂商开始让AI代理参与到设计流程里，不是辅助画图那种，而是能自主跑实验、比对结果、给工程师提方案的智能体。据多位接近EDA大厂的人士透露，跨域签核是各家内部最头疼的部分，而Agentic AI被普遍视为缓解工程师瓶颈的杠杆——毕竟3D芯片的分析工作量在涨，但资深工程师的数量不会跟着涨。

一句话总结这一节：芯片叠得越高，EDA欠的技术债越多，而这笔债正在被一次性清算。

💡 换"底片"：台积电和ASML联手推动的大版面革命

金句先行：芯片越做越大，光刻的"底片"也得跟着换大的。

第三件事在制造侧。台积电和ASML联合宣布了一项合作倡议，目标是引领整个半导体行业向更大版面（Large-Format）的EUV光掩膜过渡，服务于High NA EUV光刻。

这件事值得拆开讲。光掩膜是光刻的"底片"——电路图案先做在掩膜上，再通过EUV光投影到晶圆上。而High NA EUV是EUV光刻的下一代：数值孔径更高，分辨率更细，能把电路写得更小。但物理规律是有代价的——数值孔径提高后，单次曝光的视场会缩小，通俗说就是"看得更清，但每次看得更少"。

这对当下的产业趋势是个麻烦。因为正如前两节所说，AI芯片正在变大：Chiplet要拼装、HBM要堆叠、封装基板上的电路越来越密，芯片设计者需要的是更大的单次曝光面积来承载这些庞大的版图。High NA的视场缩小和芯片变大，正好撞了个满怀。

大版面光掩膜就是解法：把"底片"做大，配合High NA系统，让工程师在更高分辨率下依然能一次性覆盖足够大的芯片面积。台积电作为全球先进制程的产能大头，ASML作为High NA EUV的唯一设备供应商，两家联手推标准化，本质上是替全行业趟雷——因为掩膜一旦换版面，光掩膜制造商、光刻胶等相关材料供应链都得跟着适配。

这里能看到一条清晰的传导链：AI芯片变大变复杂 → 需要更先进光刻 → High NA EUV上马 → 光学参数变化倒逼掩膜版面革新 → 整个材料生态联动升级。一颗大芯片的野心，最终要落在一张更大的"底片"上。

🧭 一条隐线：AI正在把产业链从平面拽向立体

金句先行：三件事，一条线——半导体的下一个战场，是Z轴。

把三件事放在一起看，画面就完整了：

按时间维度再串一遍：

• 2Q 2026 : DRAM行业营收环比增长60%
• 2026年 : EDA工具面向3D架构加速重构
• 2026年 : ASML与台积电宣布大版面掩膜合作倡议

逻辑推演其实不复杂：AI算力的扩张遇到平面集成电路的物理极限，产业的选择是往Z轴要空间。内存堆到逻辑die上（HBM），功能块拆成Chiplet再叠起来（3D集成），这是立体化；为了支撑立体化，设计工具必须跨域、制造设备必须升级版面，这是产业链的立体化连锁反应。

对从业者的启示有三条。第一，存储的景气度要按AI资本开支来估值，别再用消费电子周期套模型；第二，EDA的价值正在从"点工具"转向"平台"，跨域能力会是未来几年的分水岭；第三，设备和材料的机会藏在"联动的角落"里——光掩膜、光刻胶这些二线环节，会因为High NA的推进被重新定价。

小结

DRAM暴涨60%、EDA推倒重来、光掩膜换大版面——2026年的这三件事，讲的其实是同一个故事：AI把半导体产业从平面时代推进立体时代，产业链上每一个环节都被迫跟着改变自己的形态。往回看，摩尔定律靠缩小编程尺寸取胜；往前看，竞争的关键词会是"堆叠"、"跨域"和"大版面"。下一步值得盯的，是大版面掩膜的标准化进度，以及EDA的Agentic AI何时真正跑进量产设计流程——谁先打通垂直维度，谁就先拿到下一轮门票。