775微米，HBM撞上天花板
SK海力士在Hot Chips 2026上官宣：HBM堆叠总厚度被775微米锁死，微凸点路线走到头。公司一边把MR-MUF延伸到Nvidia Rubin平台续命，一边押注混合键合HBM5。逻辑芯片上已量产的铜-铜键合，为何在存储上意外推迟？封装正在取代DRAM电路，成为AI存储竞赛的心脏。
HBM的这场战争，已经不在DRAM电路里打了。
SK海力士在Hot Chips 2026上讲了一个不太浪漫的事实：HBM堆叠体的总厚度，被死死卡在775微米——这恰好是一片300毫米逻辑晶圆的标准厚度。而SK海力士给出的解法也直白：一边把成熟的MR-MUF工艺一路延伸到Nvidia的Rubin平台续命，一边押注混合键合（Hybrid Bonding）打造HBM5。
一句话概括：AI存储的下一程，拼的不是存储单元，而是封装。
💡 一片晶圆的厚度，成了AI的紧箍咒
先讲清楚775微米是什么概念。
一片300毫米逻辑晶圆，行业默认厚度就是775微米。HBM作为堆叠在GPU旁边的存储立方体，要和处理器一起进入封装流程，它的整体高度必须和逻辑晶圆的厚度兼容——这不是谁拍脑袋定的规矩，而是整个2.5D/3D封装生态的物理基准。
问题就出在这。HBM要往上叠层数，HBM3E是8层、12层，下一代还想更高，但总预算只有775微米。这意味着每一层DRAM裸片必须越做越薄，同时层与层之间的连接结构——焊料微凸点加底部填充——还在纵向空间里分走一大块。
减薄有极限。DRAM裸片要被磨到几十微米的量级，再薄，晶圆就会翘曲、碎裂，良率崩盘。层数往上加，微凸点不动，两者相撞，就是那道775微米的天花板。
这是存储器第一次被逻辑晶圆的厚度绑架。
SK海力士在演讲里把话说得很清楚：未来的进步，不能只靠更好的DRAM电路，必须依赖先进封装和更密集的垂直集成。换句话说，把摩尔定律的空间维度，从平面挪到了纵向——而纵向的那把尺子，只有775微米。
🔧 MR-MUF续命：撑到Rubin再说
天花板是天花板，但不等于今天就撞上。
SK海力士的打法相当老练：现役的MR-MUF（大规模回流+薄膜底部填充）工艺，用得更久一点，官方口径是一路延伸覆盖到Nvidia的Rubin平台。
这不是保守，而是精算。MR-MUF是SK海力士在HBM战役里翻盘的关键武器之一——散热表现好、产能爬坡成熟、良率被反复验证。在一个需求爆发、供不应求的市场里，把成熟工艺的生命周期吃满每一滴，比贸然切换新技术划算得多。换工艺意味着新设备、新良率曲线、新产能爬坡，在HBM一芯难求的当口，任何良率波动都是真金白银的损失。
MR-MUF大规模量产
MR-MUF继续服役
MR-MUF官方终点
混合键合接棒
看懂这个节奏，就看懂了存储大厂的技术切换逻辑：不是能上就上，而是必须上才上。
Rubin之后呢？层数继续往上堆，微凸点的纵向开销再也无法被压缩，MR-MUF的物理账算不平了——混合键合才被推上前台。据多位接近人士的说法，存储厂对切换时点的态度是典型的'够用就晚换'，把技术窗口卡在物理极限逼到眼前的那一刻。
⚠️ 混合键合：逻辑先行，存储迟到
那混合键合到底是什么？
简单说，它是用铜-铜直接键合，取代焊料微凸点来实现3D堆叠层间的连接。没有焊料球、没有底部填充，层间距离被压缩到微米级，纵向空间几乎被榨干——这正是775微米天花板下最需要的东西。
但2026年的现实是分裂的：混合键合在逻辑芯片上已经进入大规模量产，在存储上却刚刚被推迟。这个'HBM delay'，是今年封装领域没人预料到的剧情。
逻辑侧的标杆是TSMC——其混合键合工艺的凸点间距已做到6微米量级，并在高端逻辑产品的3D堆叠上实现了量产。铜-铜键合的工程价值在逻辑侧被验证得非常充分。
存储侧为何迟到？可以从产业逻辑推演几个方向：
| 维度 | 焊料微凸点 | 混合键合 |
|---|---|---|
| 连接方式 | 焊料球+底部填充 | 铜-铜直接键合 |
| 纵向空间开销 | 较大 | 微米级，极小 |
| 逻辑芯片状态 | 成熟 | 已大规模量产 |
| HBM存储状态 | 现役主力 | 推迟导入 |
| 对775微米天花板 | 逼近极限 | 关键解法 |
其一，成本。DRAM是极致成本敏感的生意，混合键合需要全新的晶圆减薄、键合设备与洁净度控制，单位成本高出一截。其二，良率爬坡。铜-铜键合对表面平整度和颗粒物极其敏感，DRAM裸片数量多、面积大，累积缺陷风险更高。其三，产能。混合键合设备目前优先服务逻辑订单，设备交期本身就排着队。
而SK海力士的姿势很微妙——它不是回避混合键合，而是主动把它定位成HBM5的核心方案。也就是说，延迟的是整个存储行业的导入节奏，而方向已经没有悬念。
📈 封装，成了AI存储的心脏
把这几块拼起来，SemiWiki那篇标题的含义就浮出水面了：'封装正在成为AI存储的心脏'。
过去几十年，存储器的进步叙事属于电路设计者和设备厂——更小的单元、更高的堆叠密度。但现在，决定HBM能叠几层、信号质量如何、热量怎么散出去的，越来越多是封装工程师的事。SK海力士在Hot Chips 2026演讲的核心信息，本质上是把先进封装提到了和DRAM电路同等甚至更高的战略位置。
这个格局里还有一个耐人寻味的交叉点：TSMC在逻辑侧量产的6微米混合键合，和SK海力士押注的HBM5混合键合，指向的是同一套底层工艺能力。封装技术正在变成逻辑代工厂与存储原厂之间新的话语权争夺地带——谁掌握了层间连接，谁就在AI系统的价值分配里多一分筹码。
对下游而言，这也解释了一个隐忧：HBM导入混合键合的推迟，某种意义上给即将到来的更大堆叠层数节奏蒙了一层不确定。AI芯片的存储饥渴不会等封装慢慢来，三方——存储厂、代工厂、设备厂——的时间表必须重新对齐。
小结
775微米，一片逻辑晶圆的厚度，成了悬在整个AI存储产业头上的物理标尺。SK海力士给出的答案是两步走：MR-MUF撑到Rubin，混合键合接棒HBM5。逻辑侧已经量产、存储侧意外推迟的混合键合，正在从'锦上添花'变成'非走不可'。
接下来值得盯住三件事：混合键合在HBM上的实际导入时点、设备产能的扩张速度，以及TSMC与存储原厂在封装话语权上的博弈。AI存储的下一场牌局，牌不在电路里，在层与层之间那几微米的空间里。