三星画大饼，长存印钞机：存储的两种活法

2026年8月，半导体产业的记忆周期里注定要记下两件事：[[三星]]在[[Hot Chips]]大会上摊出一张名为zHBM的底牌，要把DRAM直接摁进GPU怀里；而在太平洋另一端，[[长存控股]]的科创板IPO获受理，拟募资330亿元，刷新[[中芯国际]]保持的纪录。

一边是在架构上做极限减法的巨头，一边是在产能上做乘法的追赶者。存储的两种活法，正在同一个时间窗口里展开。本文拆解三星的三阶段路线图，再看长存的财报与募资盘子，最后回到一个判断：存储之争，正在从容量之争变成位置之争、地缘之争。

一、Hot Chips上的“三段论”：三星要把内存摁进GPU怀里

Hot Chips是芯片架构师的年度串门现场。这一次，[[三星]]DRAM设计团队的[[Sangwook Han]]登台，没有讲NAND的层数军备竞赛，而是正式披露了HBM演进的三阶段路线图。

路线图的终点站，是一个叫[[zHBM]]的架构——把DRAM直接垂直堆叠在GPU、TPU等计算芯片之上，彻底取消2.5D中介层（interposer）。用一句人话概括：内存不再是CPU旁边那个“邻座”，而是直接住进了计算芯片的楼上。

三星给这套方案开出的价码相当激进：相较于标准[[HBM4E]]，zHBM宣称可实现70%的功耗降低、230%的DRAM带宽提升，同时每个DRAM模组节省100W功耗，并为GPU释放8.3%的额外功率空间。

需要提醒的是，这组数字出自官方宣称口径，与最终量产实测之间通常存在明显落差，宜打折扣看待。但方向判断并不依赖具体数字成立——AI芯片当前最稀缺的不是晶体管，而是功耗预算。GPU省下的每一瓦，都能转化为新的算力。

产业逻辑很清晰：当摩尔定律在逻辑制程上的边际收益递减，系统级架构创新（先进封装与内存融合）就成了新的性能来源。三星赌的不是制程，而是“位置”。

二、70%降耗从哪来：TSV与PHY的物理天花板

要看懂zHBM，得先看懂HBM现在的瓶颈在哪。

HBM（高带宽内存）由两类芯片构成：C-die是核心芯片，包含DRAM存储单元，可垂直堆叠最多16层；B-die（Base Die，基础芯片）位于堆叠结构底部，负责各类DRAM控制功能，并通过PHY（物理接口层）与GPU通信。两者之间靠TSV（硅通孔）连接——一种穿透芯片的垂直导电通道。

带宽的账本是这样的：当前[[HBM4]]每个堆叠的带宽已超过3TB/s，[[HBM4E]]推进至4TB/s区间，[[HBM5]]则在此基础上将带宽翻倍、容量超过60GB。

但带宽的持续扩展正撞上两堵墙：TSV数量与间距的物理极限，以及Base Die内PHY接口的I/O数量与速度上限。前者的本质是硅片上能钻多少孔、孔与孔之间能靠多近；后者的本质是接口电路的信号完整性。这两条都是花钱也绕不过去的物理约束。

而zHBM的降耗逻辑，恰恰建立在“取消环节”上：内存与计算芯片之间隔着中介层、再隔着封装基板，每一次信号往返都是功耗。把DRAM直接垂直堆到计算芯片上，物理距离的缩短直接兑换成功耗预算——70%的降幅，省的是路径的钱。

用一个比喻来理解：HBM这几年的演进，是在interposer上不断修路拓宽；而zHBM的思路，是把路拆了，直接盖楼。

三、Base Die用4nm：DRAM与逻辑制程的世纪合流

三星路线图的第一阶段，核心目标被描述得相当直白：从xPU那里“抢回”硅面积。

具体做法是，三星已将D1c与4nm逻辑工艺应用于[[HBM4]]的Base Die，主要目的是降低功耗、缩减有效面积。这是DRAM与先进逻辑工艺真正融合的起点。

这里藏着全篇最有产业洞察价值的一句话：B-die与计算芯片（xPU SoC）之间的制程代差正在逐代收窄。

往回倒几年，Base Die用的是相当成熟的老制程——它只是个搬运工，跑不快没关系。但随着HBM带宽要求指数级抬升，PHY接口的复杂度已经逼近逻辑芯片水准，B-die不得不跟上先进制程。这意味着什么？意味着未来最先进的封装里，DRAM家族的芯片与逻辑芯片用的是同一档工艺。

这对设备与材料供应链是个重要信号：DRAM厂商将大规模采购逻辑制程所需的光刻、刻蚀设备，存储与逻辑的设备需求边界会进一步模糊。晶圆厂的投资逻辑、良率管理的知识体系，都在被这条路线图重写。

当然，冷静地说，zHBM是路线图终点而非近期产品。散热、键合良率、测试方法学，每一个环节都是新坑。但三星选择在Hot Chips公开三阶段规划，本身就是一个表态：在HBM竞赛被寄予厚望的节点上，他们要把定义权拿回手里。

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