三星押注zHBM，长存狂揽330亿：存储行业走到分水岭
三星在Hot Chips披露HBM三阶段路线图，终点是取消中介层、DRAM直堆计算芯片的zHBM；同期长存控股科创板IPO获受理，拟募330亿元刷新纪录。两条路线共同指向一个判断：存储产业的竞争维度，正从制程微缩转向架构与资本的双重博弈。
导语
8月下旬（2026年），存储行业发生了两件看似不相关、实则指向同一个未来的事：[[三星]]在[[Hot Chips]]大会上由DRAM设计团队的[[Sangwook Han]]正式披露HBM三阶段演进路线图，终点是一种名为[[zHBM]]的架构——把DRAM直接垂直堆叠在GPU、TPU之上，彻底取消2.5D中介层；与此同时，[[长存控股]]科创板IPO获受理，拟募资330亿元，刷新科创板拟募资金额纪录。
一个在改写存储与计算的结合方式，一个在用资本加速产能与技术迭代。本文把两条线索放在一起看：存储产业的竞争，已经从“谁的制程更细”，变成了“谁的架构更狠、谁的钱袋子更深”。
HBM的天花板：TSV与PHY砌起的两堵墙
先讲清楚HBM是什么。它由两类芯片构成：C-die（核心芯片），包含DRAM存储单元，按JEDEC HBM4标准最高可垂直堆叠16层；B-die（基础芯片），位于堆叠底部，负责DRAM控制功能，并通过PHY（物理接口层）与GPU等计算芯片通信。两者之间靠TSV（硅通孔）连接——一种穿透芯片的垂直导电通道。（来源：JEDEC JESD270-4 HBM4标准）
带宽的数字确实漂亮，但要按口径看：
| 代际 | 单堆叠带宽 | 备注 |
|---|---|---|
| HBM3E | ~1.2TB/s | 当前AI加速器主力配置 |
| HBM4 | ~2TB/s（JEDEC基准，高频点可更高） | 2025-2026年进入量产节点 |
| HBM4E | 向4TB/s区间演进 | 三星路线图规划值 |
| HBM5 | 规划为HBM4的两倍 | 单堆叠容量规划超60GB，尚未有最终标准 |
（来源：JEDEC JESD270-4；三星Hot Chips 2025演示材料，经Tom's Hardware、TrendForce等第三方报道转述）
需要说明的是，原文"HBM4单堆叠带宽已超过3TB/s"的表述不准确：JEDEC HBM4标准的单堆叠基准带宽约为2TB/s（8192-bit接口、8Gbps引脚速率），3TB/s以上属于高频点或厂商超频口径，HBM4E/HBM5的相关数字目前均为路线图规划值，不存在已验证的实测数据。
数字背后是两堵物理墙：TSV数量与间距的极限，以及Base Die内PHY接口的I/O数量与速度上限。你不能无限往一块硅上打孔，也不能无限在B-die边缘塞更多I/O。
更微妙的是，B-die与计算芯片（xPU SoC）之间的制程代差正在逐代收窄。这句话值得琢磨——存储厂第一次发现自己离最先进的逻辑工艺这么近。这既是压力，也是机会，三星显然选择了后者。
产业逻辑很直白：当堆叠层数和I/O密度都撞墙时，继续在“中介层旁边摆内存”的老路上卷，边际收益递减。出路只有一条——改变内存和计算芯片的空间关系本身。
三阶段路线图：从“抢面积”到取消中介层
三星的三阶段路线图，第一阶段的核心目标听着有点火药味：从xPU那里“抢回”硅面积。
具体做法是，三星已将[[D1c]]与4nm逻辑工艺应用于HBM4的Base Die，主要目的是降功耗、缩面积（来源：三星Hot Chips 2025演示及多家媒体会后报道）。这是DRAM与先进逻辑工艺真正融合的起点——过去B-die用的是相对成熟的工艺，现在直接上4nm，等于宣告存储芯片开始“逻辑化”。
终点的[[zHBM]]是什么概念？把DRAM直接垂直堆叠在GPU、TPU等计算芯片之上，2.5D中介层整个取消。据三星在Hot Chips会上的宣称，相较标准HBM4E，zHBM可实现70%的功耗降低、230%的DRAM带宽提升，每个DRAM模组节省100W功耗，同时为GPU释放8.3%的额外功率空间（来源：三星Hot Chips 2025演示材料；TrendForce、Tom's Hardware等第三方报道转述，尚无独立第三方实测验证）。
这几个数字要连起来读。AI芯片的痛苦不在算力不够，而在功耗预算装不下——HBM功耗占比节节攀升，GPU的功率墙越来越矮。省下100W/模组、释放8.3%功率给计算核心，等于在不换制程的前提下白捡一档性能。这就是架构红利。当然，这些都是厂商口径，落地数据要等后续阶段的时间表兑现才知道。
据多位接近人士的说法，DRAM厂直接在xPU上叠内存，牵涉的不只是技术，还有与GPU厂、封测厂之间的话语权重新划分——中介层生态养活了一大票CoWoS相关玩家，zHBM一旦成立，利益链条要重画。这件事的政治难度，不亚于工程难度。
产业判断：三星这是在HBM赛道被追赶的局面下，主动把牌桌掀了。与其在HBM4E/HBM5上和对手拼I/O密度，不如直接定义下一代形态。风险同样明显——路线图跨度越大，中间被对手截胡的概率越高。
330亿：科创板史上最大拟募资IPO背后的翻身仗
镜头转到武汉。8月21日，[[长江存储]]控股股份有限公司（[[长存控股]]）科创板IPO审核状态变更为已受理（来源：上交所科创板发行上市审核信息公开网站），拟募资330亿元，保荐机构为[[中信证券]]和[[中信建投]]（来源：招股说明书申报稿）。
这个数字什么量级？按“拟募资”口径，330亿元超过了此前科创板纪录——[[长鑫科技]]IPO的拟募资295亿元，也高于[[中芯国际]]2020年IPO原计划的200亿元。需要说明的是，中芯国际当年实际募资532.65亿元（超额配售+战略配售后的最终口径），因此330亿是“拟募资口径”的科创板历史新高，而非实际募资纪录。其中208亿元用于长江存储量产线技术升级项目，122亿元用于研发相关募投项目（来源：招股说明书申报稿）。
钱背后是业绩的硬支撑。招股书报告期内（2023-2025年），长存控股主营业务收入分别为187.47亿元（2023年）、452.03亿元（2024年）、631.85亿元（2025年），其中NAND Flash产品销售收入分别为141.02亿元、398.80亿元、566.60亿元，是收入增长的主要来源（来源：招股说明书申报稿）。
利润曲线更陡：2024年扭亏，当年归母净利润67.71亿元；2025年归母净利润超142亿元（来源：招股说明书申报稿）。
| 期间 | 营收（亿元） | NAND销售收入（亿元） | 归母净利润（亿元） |
|---|---|---|---|
| 2023年 | 187.47 | 141.02 | 亏损 |
| 2024年 | 452.03 | 398.80 | 67.71 |
| 2025年 | 631.85 | 566.60 | >142 |
“编辑注：原稿引用的“2026年一季度营收470.42亿元、归母净利润333.79亿元、累计亏损收窄至约34亿元”等数字，经核无法从招股书或任何公开信源交叉验证，且单季净利率高达71%，与NAND行业的历史盈利水平明显不符，已全部剔除。科创板申报稿的报告期通常截至最近一个完整会计年度，上述2023-2025年数据以招股书申报稿为准，后续上会稿如有更新再行修订。
招股书援引[[TrendForce]]数据称，长存控股按出货量计位居全球NAND Flash厂商前三、按销售金额计中国第一（来源：招股书援引TrendForce，需注意“全球前三”为出货量口径，各机构按销售金额的排名中长存通常位列第四至第五位）。招股书还披露，二期生产线已满产，正推进长存三期产能建设。
据多位接近人士透露，330亿的募资规模在申报阶段就引发过讨论——最终按上限申报，既是对产能窗口期的判断，也是对国产存储何时补齐下一代技术储备的紧迫感。
Xtacking与专利交叉授权：技术叙事的三级跳
光有产能和利润还不够，长存控股招股书里最值得细读的是技术叙事的三级跳。
2022年，推出[[Xtacking®3.0]]技术（232层），成为全球首批推出200层以上3D NAND Flash产品的企业（来源：长江存储2022年发布会，Yole、TrendForce等机构报道佐证）；2023年，发布[[Xtacking®4.0]]，并于2024年在[[FMS]]未来存储峰会上凭相关产品获得权威奖项，招股书的表述是“重塑全球3D NAND技术发展路线”（来源：FMS 2024获奖公告）；2025年，成为中国大陆为数不多的与国际头部厂商达成专利交叉授权的集成电路企业（来源：招股说明书申报稿，交叉授权对象未在申报稿中具名）。
“编辑注：原稿将Xtacking 4.0的发布时间记为2024年，经核，Xtacking 4.0由长江存储于2023年正式发布，2024年为FMS获奖时间，已拆分更正。
第三级跳最容易被低估。存储是个专利密集行业，NAND的3D堆叠架构上，交叉授权意味着从“被告席常客”变成了“谈判桌对等方”。这在大陆半导体公司里几乎找不到第二家。截至申报时点，长存控股已建成中国大陆最大的3D NAND Flash晶圆生产基地（来源：招股说明书申报稿），产品覆盖企业服务器、数据中心、消费电子等场景。
产业逻辑：NAND和DRAM的竞争哲学不同。DRAM拼制程微缩和HBM这种“存储+逻辑”的融合形态；NAND拼的是3D堆叠层数和架构创新，堆叠越高，制程节点的重要性反而下降。这恰恰是后发者可以用架构创新弯道超车的地方——Xtacking把外围电路和存储阵列分两片晶圆再键合，就是典型的“用架构换制程”打法