晶体管摞着造，四大巨头抢下先手

摩尔定律没死，只是换了躺姿。

当GAA纳米片还在产线上爬坡，下一代晶体管的路线图已经摊开在桌面上：CFET（互补场效应晶体管，Complementary FET）。它的思路简单到近乎暴力——既然横向缩放越来越贵，那就把N型和P型晶体管垂直摞起来，用一半的面积干同样多的活。而这一次，玩家们不只是写论文：IBM Research在2022年12月的IEDM（IEEE国际电子器件会议）上发布了业界首个可工作的垂直堆叠纳米片CFET验证器件，Intel在IEDM 2023上报告了单片式3D堆叠CMOS方案，台积电和三星则在IEDM 2024前后相继公开了各自的堆叠器件与3D顺序集成进展。

这意味着CFET不再是论文里的概念，而是一场有真金白银下注的竞速。

📐 三次换姿势，一条主旋律

每一代晶体管架构的更替，本质都是同一个问题的三种答案：栅极怎么管住沟道？

平面晶体管时代，栅极从上方按压沟道，管到几分看缘分；FinFET把沟道竖起来，栅极三面环抱，控制力大增——Intel在2011年宣布、2012年随22nm Ivy Bridge率先量产FinFET；到了GAA纳米片，栅极四面合围，沟道彻底被攥在手心——三星2022年6月在全球首次量产3nm GAA工艺，Intel的RibbonFET也随Intel 18A在2025年进入量产。几十年来，演进方向始终是提高栅极与沟道的接触比例，让漏电少一点、开关干脆一点。

但GAA解决的是单根晶体管的问题，它没有回答另一个更尖锐的问题：标准单元的面积怎么办？在GAA结构里，NMOS和PMOS依然肩并肩躺在同一层，标准单元的高度被并排的两排器件锁死。先进制程每一代的面积收益，有相当一部分被这个『并排税』吃掉。

CFET给出的答案是把『并排税』取消：N型和P型器件上下叠放，同一逻辑功能占用的硅面积理论上直降约一半。IBM在IEDM 2022的论文中给出的验证结果，以及随后Intel、台积电在IEDM 2023/2024上的跟进报告，说明这条路线已经从学术议题变成了工程共识。

产业逻辑也很直白：光刻机的账本摆在那里——ASML标准EUV光刻机（NXE系列）单价约1.5至2亿美元，新一代High-NA EUV（EXE:5000）单价约3.5至4亿美元，Intel于2023年12月接收了全球首台。每一次曝光的成本都在惩罚横向微缩；相比之下，在垂直方向做文章，用工艺复杂度换面积，账反而算得过来。

🧱 CFET到底是什么：一半面积，同样的逻辑

一句话说清CFET：把反相器里的两只管子摞进同一块地基。

数字逻辑的基本单元CMOS，由NMOS和PMOS互补构成。传统工艺里它们并排铺在晶圆表面；CFET则是把其中一只搬到另一只头顶，中间用层间互连连接。同样一个反相器、同样一个NAND门，footprint直接砍半——对SRAM、对标准单元库、对PPA（性能、功耗、面积）三角，这都是结构性利好。

工程上CFET目前有两条实现路径：一是所谓单片式（monolithic）方案，在同一片衬底上依次外延生长两层器件通道，靠外延工艺的精度堆叠——IBM在IEDM 2022展示的可工作CFET、Intel在IEDM 2023报告的3D堆叠CMOS走的都是这条路；二是3D顺序集成式思路，先分别做好两层结构再键合转移，三星SAIT（三星先进技术研究院）过去数年在IEDM上发表过多篇基于晶圆键合的3D SRAM与顺序集成论文，是这条路线的代表。前者对材料的均一性要求苛刻，后者则要解决键合精度与界面缺陷。两条路殊途同归——目标都是把两层晶体管的对齐和连接做到可用。

从各家公开论文看，『能不能点亮』这一关已经基本过了：IBM的验证器件实现了N、P两种纳米片共用栅极、电学特性正常；Intel则给出了从堆叠器件通向后端互连的集成路径。但论文与产品之间，隔着的正是良率与可靠性这道墙——一个可参照的时间标尺是Intel自己的背面供电：PowerVia概念验证芯片（Blue Sky Creek）2023年6月公布，到随Intel 18A量产落地用了约两年，而这还是建立在成熟流程之上的单一模块；CFET要重排整个前道流程，从验证硅片到可量产，业界共识是需要跨越车规级可靠性考核这道门槛。

对芯片设计端来说，CFET还有一个容易被忽视的红利：标准单元高度有望进一步压缩，这意味着同样的设计在同等工艺节点下能塞进更多功能，或者用更小的die实现同等性能。一个可量化的参照：IBM在2021年5月发布的2nm纳米片技术（GAA路线）宣称达到每平方毫米3.33亿颗晶体管、同等性能下功耗降低75%——而CFET在此基础上还有理论上约50%的面积节省空间。在AI芯片晶圆成本高企的当下，这一条就足够让设计公司心动。

🏁 牌桌上四人，各自握着不同的底牌

CFET竞速最有趣的看点在于：四个玩家入场的姿势完全不同。

Intel历来喜欢在新架构上抢首发，FinFET（2012年量产）和GAA（Intel称之为RibbonFET，2025年随18A量产）都是它先行，CFET延续同样的剧本合情合理；台积电风格相反，习惯让对手先趟雷，再把工程良率打磨到极致后以量产质量取胜——GAA一代它计划在2025年的N2才导入，CFET的论文与工程验证也在稳步推进；三星在GAA上率先量产，急需在下一站继续保持『敢用新结构』的形象来支撑代工业务；IBM Research则扮演另一重角色——它不做大规模代工，而是通过research alliance（与 imec、 Albany NanoTech等300mm研发平台合作）把概念验证推到硅片级别，向整个生态输出路线图影响力。

这个象限图不是评分表，而是策略光谱：Intel赌的是『先定义标准』的话语权溢价；台积电赌的是『后发制人』的制造能力溢价；三星两头都要，既要首发声量又要量产订单；IBM则用验证硅片换生态话语权，让产业界沿着自己画的路线图走。

对下游客户而言，这种多极竞争是好消息——至少有不止一条被验证的技术路径可选，不至于被单一供应商的节奏绑架。

⚠️ 真正的硬骨头不在晶体管，而在晶体管之外

CFET的概念不难讲，难的是把它做成可以量产的东西。

第一道坎是热。两层晶体管垂直堆叠，下层器件的散热路径被上层器件挡住，功率密度上去之后，结温控制会比平面排布难得多。做低功耗逻辑问题不大，但要冲击高性能场景，热设计就是生死线。

第二道坎是工艺窗口的互相踩踏。上层器件的制备涉及高温步骤，而完成工艺的下层器件经不起折腾——谁先做、谁后做、用什么温度，整个流程顺序需要重新发明。这不是在旧流程上打补丁，而是把器件集成的编排水推翻重来。

第三道坎是互连。两层器件之间的层间连接、以及堆叠后器件到金属层的接触，密度和精度要求都远超现有水准。配套动作已经在路上：Intel的PowerVia已随18A量产，台积电计划在2026年下半年的A16节点导入背面供电（Super Power Rail）。业界普遍判断，背面供电与CFET本质上是同一件事的两面：晶体管越摞越高，互连网络必须跟着立体化——这也是imec等研究机构在公开路线图中反复强调的，亚1nm节点的性能瓶颈正从晶体管本身转向互连的RC延迟。

还有一条更远期的悬念：沟道材料本身。硅纳米片堆叠是第一代CFET的稳妥选择，但要让上下两层器件都达到理想电学特性，二维材料（如过渡金属硫族化合物，TMD）被认为是终极候选——台积电在IEDM 2024上也发表了二维材料器件的相关论文，imec多年来持续在300mm晶圆上推进TMD沟道