不用EUV，5nm是怎么量产的？

同一周，半导体圈爆出两条看似不相关的消息：一条来自拆解实验室——中国厂商在完全不用EUV的情况下，把5nm级工艺推上了量产线（此处“量产”指风险试产完成后的小批量投产，尚处良率爬坡早期，并非高良率下的成熟规模出货）；另一条来自Dwarkesh Patel的播客——英特尔CTO承认与台积电的技术差距只剩几个百分点，却坦承产能追赶“急不来”。把两条消息拼在一起，结论清晰起来：先进制程的竞争规则已经改写，决定胜负的不再只是一台光刻机的分辨率，而是曝光次数、良率、产能与成本的系统工程。EUV是快车道，但DUV这条慢车道，正被开出了速度与激情。

📉 三次曝光，顶破DUV的天花板

光刻机买不到，就用流程和数学把它算出来。

10月24日，快科技援引最新拆解数据报道：中国芯片制造商正把DUV多重曝光技术的潜力压榨到极限，在不使用EUV的条件下实现了5nm级工艺的量产导入。需要说明的是，这一“量产”属于业内通常所说的风险试产（risk production）与初步爬坡阶段——即工艺流程已固化、产线已跑通并开始投片，但良率数据未披露，距稳定良率支撑的大批量出货仍有距离。这份拆解里最扎眼的数字，来自某厂商的第三代7nm级N+3工艺（业界普遍指向中芯国际）：最小金属间距仅32.5nm，比英特尔18A工艺在Panther Lake上使用的36nm还要紧凑约10%；晶体管密度约113.4 Mtr/mm²，高于台积电N6的107.7 Mtr/mm²。

这是一份纯DUV光刻交出的成绩单——没有EUV参与。

怎么做到的？答案藏在两个缩写里：SAQP与DTCO。在最精细的金属层上，中国厂商用自对准四重曝光（SAQP）的四次图案化，替代了EUV的一次曝光；再配合DTCO（设计工艺协同优化），减少鳍数量、收紧单元间距，把DUV的分辨率天花板硬生生向上顶了一大截。

成本问题绕不过去。Fractilia联合创始人Chris Mack多次在其个人博客（LithoInsight）与公开演讲中给出的业内普遍认可的算法：193nm浸没式DUV做三次曝光的成本，大约与EUV一次曝光持平。换句话说，DUV多重曝光并非不计代价的蛮干，而是在设备受限下仍然具备经济可行性的工程路径——多用两道工序，换来的是封锁之下依然前进一步的自由。但必须强调，这里的"持平"仅指制造成本项，良率损失与产能占用并未计入——这也正是下文良率之争的伏笔。

产业逻辑一句话：当分辨率的上限被设备锁死时，竞争就转移到了流程设计上。EUV赢在“一枪命中”，DUV多重曝光赢在“多打几枪、枪枪算准”。前者拼硬件，后者拼系统——而系统工程，恰恰是工程能力密集型玩家的主场。

📊 密度的账本，数字会说话

摩尔定律没死，只是换了一种记账方式。

把三家代表性工艺放在一张表里，格局一目了然：

两个细节值得玩味。其一，N+3的密度不仅超过了同为DUV时代起家的N6，最小金属间距还压过了用上EUV的Intel 18A——这意味着中国厂商在DUV上抠出来的图案化能力，已经摸到了这套设备的物理边界。其二，密度提升的关键不全在光刻，而在DTCO：减少鳍数量、收紧单元间距，本质上是让设计端替工艺端“省布料”。

据多位接近国产工艺链的人士说法，业内私下讨论最多的不是N+3能不能做到，而是良率爬坡的节奏——多重曝光意味着更多步骤、更多掩膜、更多对准误差的累积，每一步都在考验制造执行力。把这一点与前文的“量产”定义放在一起看，矛盾就消解了：量产导入证明的是流程可行性，良率爬坡决定的是商业可行性，两者是同一征程上的两个阶段，而非互相否定。这也是为什么Chris Mack那句“三次曝光约等于一次EUV成本”里，藏着“仅限于成本”的潜台词：成本追平了，良率与产能仍是硬仗。

产业判断：DUV路线的核心竞争力，正在从“光刻”转向“光刻+设计+制造执行”三位一体。谁能在32nm级间距上维持稳定良率，谁就把这条路线从技术演示变成了商业武器。

🗺️ 新座次：不看单点，看系统

当差距只剩几个百分点，比拼的就不是技术了。

10月22日，Dwarkesh Patel在其播客节目（Dwarkesh Podcast）放出对英特尔CTO普什卡尔·拉纳德的采访。拉纳德的表态颇有信息量：从制程技术角度看，英特尔与台积电的差距已缩小至几个百分点；在性能、功耗、面积密度上可能还差一点，但“到了这个阶段就没必要吹毛求疵了”。此前——2025年9月的英特尔公开财报电话会上——英特尔高管还首次明确，下一代14A工艺与台积电A14的差距在5%以内——只是没说清楚是领先5%还是落后5%。

拉纳德同时承认，追赶台积电的制造规模是个“缓慢而渐进的过程”。他强调，当双方技术水平接近时，制造执行能力、良率和产能爬坡速度，远比单项基准测试重要。同场访谈中，英特尔制造开发与客户合作副总裁克里斯·奥斯还谈到High-NA EUV：因为采用背面供电架构，供电网络移到晶圆背面，正面布线的间距压力骤减，部分工艺层得以直接使用High-NA设备。

把这些表态放进坐标系里看，行业的竞争维度已经重新洗牌：

（注：图中“量产成熟度”统一采用前文定义——从风险试产到稳定良率规模出货的完整区间，各玩家位置为定性估算。）

产业逻辑：14A能不能拿到大客户订单，关键不在那5%的技术指标，而在产能有多大、良率控得如何、能否按时交付、代工价格有没有竞争力——这既是拉纳德的原话逻辑，也同样适用于DUV阵营。技术领先度是入场券，制造执行力才是胜负手。

⚙️ 设备账：EUV瓶颈，卡住的不止一家

全球设备的总产能，就是全行业的天花板。

拉纳德在访谈中透露了一个容易被忽略的事实：即便英特尔想大幅增加先进制程晶圆产量，全球半导体制造设备的供应能力也难以支持产能增长十倍——在现有条件下，产量翻倍更具可行性。他点名EUV光刻设备是主要瓶颈之一，但同时强调其他制造设备同样供应紧张。

这条信息对理解中国路线至关重要：设备短缺不是某一家的问题，而是全球性的结构性约束。当ASML的EUV产能需要优先满足台积电、三星、英特尔的订单排队时，任何被排除在队列之外的玩家，要么等待，要么自建。

中国选择了后者。据The Information于2025年10月的报道，国产浸润式DUV曝光机已进入量产阶段（此处“量产”指设备端年产能达到个位数至两位数台套的规模制造，与晶圆厂的工艺量产是两个层面）。首批设备已交付，2026年预计生产约5台，2027年扩至约20台。设备自主与工艺突围正在形成合力，让DUV从权宜之计变成可持续的工程选择。

产业判断：设备自主的价值，不仅在于“有机器用”，更在于掌握产能扩张的主动权。英特尔说产量翻倍可行、十倍不可行，那是因为它也被全球设备供应链捆着手脚；而一条设备自主的DUV路线，恰恰把产能弹性握在了自己手里——这可能是这场突围里最被低估的战略资产。

🚀 从权宜之计到可持续路线

封锁教会了中国芯片产业一件事：慢，也是一种护城河。

国产DUV设备的交付节奏，勾勒出这条路线的时间表：

把时间表和工艺数据放在一起，一条完整的逻辑链浮出水面：N+3证明纯DUV能做到5nm级密度，国产DUV设备保证这条路线的产能供给，DTCO方法论则在设计端持续挖掘DUV的剩余价值。三者叠加，DUV路线就从“封锁下的临时方案”变成了“有设备、有方法、有产能”的可持续选择。

当然，这条路线的天花板依然存在。SAQP的步骤数随节点推进只增不减，成本与良率的平衡窗口会越来越窄；5nm级之后再往下，纯DUV的边际成本曲线终将陡峭起来。这也是为什么业界普遍把DUV多重曝光视为“EUV替代方案”而非“EUV终结者”——它买到的不是永远领先，而是时间。

🧭 小结

两条消息，一个真相：先进制程竞争的裁判标准变了。中国用SAQP+DTCO证明，DUV多次曝光能追平EUV一次曝光的密度；英特尔用CTO之口承认，技术差距小于10%抵不过产能与良率的鸿沟。当所有人都意识到“按时量产、稳住良率、扩得出产能”才是终局考题时，光刻机从唯一答案降级为选项之一。

接下来的看点很明确：其一，国产DUV设备能否按2026年约5台、2027年约20台的节奏兑现交付，设备到位只是起点，产线验证与工艺调通才是真正的考试；其二，N+3能否从当前的风险试产阶段爬过良率拐点，进入稳定规模出货——那才是从“技术演示”到“商业武器”的分水岭；其三，14A与A14那“5%以内”的悬念，到底是几何级差距的收窄，还是又一轮叙事的起点。

归根结底，这场竞争已经从“谁能造出更细的线”变成了“谁能把整条产线跑得又稳又便宜又快”。EUV与DUV之争，表面是设备路线之争，实质是系统工程能力之争。慢车道被开出速度与激情之后，真正的胜负，要在产能报表和良率曲线上见分晓——而这，才刚刚开始记账。