三星海力士集体撤退，CXL蛋糕切给了谁

9月3日，澜起科技披露投资者关系活动记录：CXL 3.2 MXC芯片已率先试产，并成功导入三星和SK海力士的下一代CXL内存产品。同一份记录里，PCIe Switch芯片预计年内完成工程样片流片，DDR5第六子代RCD芯片以9200MT/s的速率送样客户。

更值得咀嚼的是那句话：三星、SK海力士及美光均已缩减或取消自研CXL扩展控制器的商业化计划，相关需求转向澜起科技、Astera Labs等专业Fabless厂商。

三家内存巨头集体让出一条赛道，这种事在半导体行业不多见。核心判断：CXL内存扩展正从技术演示期走向规模商用前夜，2027年是关键节点，而澜起恰好卡在了生态最需要中立的那个位置上。

🧠 内存墙之下，CXL是被选中的那把钥匙

每一代AI服务器的烦恼都是一样的——算力涨得快，内存跟得慢。

CPU和GPU一年一个台阶往上翻，DRAM的容量和带宽却像被按了减速带。工程师给这个老问题起了个名字，叫"内存墙"。墙撞多了，业界给出的答案之一就是CXL（Compute Express Link）：在PCIe物理层之上架一层协议，让内存可以像外设一样被CPU灵活扩展、池化、共享。

说白了，CXL干的事，就是让服务器"加内存不用换CPU"。

澜起在这条赛道上的节奏相当紧凑。早在2022年，公司就全球首发CXL 2.0 MXC芯片；2025年推出CXL 3.1 MXC；到今年7月，迭代至CXL 3.2并率先试产，随即被三星和SK海力士导入下一代CXL内存产品。

三年三代产品，这个迭代速度放在任何一个细分芯片品类里都不算慢。更关键的是"导入"两个字的分量——内存原厂的下一代产品验证周期以年计，芯片一旦进入其CXL内存模组的参考设计，就等于拿到了未来几年订单的入场券。

据多位接近产业的人士观察，CXL内存控制器目前全球能打的玩家屈指可数，澜起和Astera Labs几乎是Fabless阵营里的全部主力。原厂的退出，让这条原本拥挤的赛道突然变得清晰。

产业逻辑并不复杂：CXL规模商用的大门定在2027年，而入场资格早在2025年就要通过试产和客户验证锁死。澜起现在做的，就是提前两年把门票攥在手里。

📉 三大原厂退场，中立者接盘

这一节的故事，比任何技术参数都有戏剧性。

三星、SK海力士、美光——全球DRAM市场前三，原本都在自研CXL内存扩展控制器。毕竟CXL直接长在内存模组上，原厂没有理由不伸这只手。但根据澜起本次投资者关系活动披露的信息，三家公司均已缩减或取消自研CXL控制器的商业化计划。

为什么巨头会集体松手？

第一层原因是角色冲突。CXL要池化的资源恰恰是DRAM，如果控制器由内存原厂自研并提供，服务器厂商就等于把内存架构的定义权交给了竞争对手——三星的控制器未必好配美光的颗粒，反之亦然。一个中立的专业Fabless厂商，反而能同时服务所有原厂，成为生态的公约数。

第二层原因是投入产出。CXL控制器是一个高带宽、低时延的SoC，研发要砸重兵，而市场要到2027年才规模放量。对原厂来说，这是一块前景确定但当期难看的生意；对澜起这样的Fabless来说，这却是主业逻辑的自然延伸。

第三层原因是澜起自己争气。2022年全球首发CXL 2.0 MXC，2025年3.1、3.2接连落地，每一次协议换代都踩在点子上。技术领先叠加客户导入，原厂退场后留下的真空，自然流向了准备最充分的玩家。

有业内人士私下感慨，这是典型的"巨人让路"——不是巨人打不动了，而是这条路的规则决定了，中立者走得更顺。

🔌 PCIe互连矩阵，从Retimer到Switch的第二战场

如果说CXL是面向2027年的远期布局，PCIe互连就是正在发生的生意。

澜起本次披露的PCIe产品线，是一条清晰的能力阶梯：PCIe Switch芯片预计年内完成工程样片流片；PCIe 6.x／CXL 3.x Retimer芯片已完成量产版本流片，并列入PCI-SIG供应商名录；PCIe 7.0 Retimer及以太网PHY Retimer芯片，计划今年完成工程样片流片。

这三类芯片的分工可以这样理解：Retimer是高速信号的中继站，负责把走远了、走变形了的PCIe信号整形恢复，是AI服务器机柜里用量极大的"基础设施件"；Switch则是交通枢纽，负责把一路PCIe通道拆分给多颗设备，或者把多路设备聚合到一路主机——GPU、NVMe盘、加速卡越堆越多，Switch就越不可或缺。

从Retimer切入再到Switch，是互连芯片厂商的标准成长路径。Retimer验证的是高速SerDes和信号完整性能力，Switch则要求在协议处理、仲裁调度、容错管理上再上一个台阶。澜起从内存接口芯片起家积累的高速接口设计底子，正在这条路上完成复用和兑现。

为什么现在做PCIe 6.x和7.0？因为AI服务器是最大的推手。GPU与CPU之间、GPU与GPU之间的互连带宽需求一年一个量级，PCIe从5.0到6.0带宽翻倍，7.0再翻倍。标准换代越快，先做出样片的厂商就越能在下一代平台上锁定设计。

值得一提的细节是"列入PCI-SIG供应商名录"——这件事看着不起眼，实则决定了芯片能不能出现在客户采购清单上。互连芯片是标准生意，合规认证就是商业通行证。

🏦 DDR5基本盘，现金牛养未来

讲完故事线和第二战场，回到澜起的吃饭家伙：内存接口芯片。

本次披露的进展单上，DDR5这条线走得很扎实：第六子代RCD芯片已送样客户，支持速率达9200MT/s；第五子代已进入规模出货阶段；第三、四子代合计出货占比已突破50%——这个数字背后，是DDR5整体渗透率的持续爬升。

再看增量部分。MRCD/MDB芯片用于MRDIMM内存模组——这是服务器内存带宽升级的重要路线——第二子代产品已处于规模试用阶段，但大规模上量需要等待新一代CPU在明年量产后启动。这类产品的节奏不由内存厂决定，也不由澜起决定，而由CPU平台的换代时刻表决定。

此外，时钟芯片产品已收到量产订单，高精度RTC芯片预计下半年完成工程样片流片。别小看时钟芯片，它是内存模组上的"节拍器"，速率越高的内存对时钟精度要求越苛刻，这块小芯片既是营收增量，也是技术能力的注脚。

产业逻辑一句话概括：DDR5 RCD是当期现金牛，MRCD/MDB和时钟芯片是明年的增量，CXL和PCIe互连是2027年的期权。三层产品在时间轴上梯次接力，这是典型的平台型芯片公司的产品节奏。

素材里还有一个容易被忽略的判断：随着AI服务器中CPU配置比例提升，内存模组及互连芯片需求有望进一步增长。翻译成人话——AI服务器不只是GPU的故事，机柜里每一颗CPU背后都挂着一排内存模组，每一条高速总线上都躺着Retimer和Switch。AI越热，这些"配角"芯片的出货曲线越陡。

⚠️ 2027窗口期，机会与不确定性并存

把所有线索拼在一起，澜起的牌面已经相当清楚：CXL卡位领先，原厂退场让出空间，PCIe互连第二曲线成型，DDR5基本盘稳固。

但牌面好不等于稳赢，有三件事需要盯紧。

第一，CXL商用节奏取决于平台生态。2027年是规模商用关键节点，但放量前提是服务器CPU平台对CXL的深度支持同步到位。芯片试产导入只是上半场，真正的订单弹力要看届时CPU、内存模组、整机三方的合拍程度。

第二，竞争对手没有离场。原厂退出的空间并非澜起独享，Astera Labs同样在CXL和PCIe互连领域深耕多年。两家在客户侧的直接交锋，几乎是未来几年绕不开的戏码。

第三，产品迭代不能停。从CXL 2.0到3.2，澜起靠的是每一次协议换代都抢首发。PCIe 7.0 Retimer年内样片流片的计划若能兑现，说明公司的SerDes能力跟上了标准演进的节拍；反之，一旦掉一次队，卡位优势就可能被稀释。

从更大的格局看，这件事还有一层地缘意味：在内存扩展控制器这个细分品类里，一家中国Fabless公司成为全球内存三巨头共同的供应商选项，本身就是一个信号——在高度标准化、生态化的互连芯片领域，中立性和技术迭代速度，比出身更重要。

结语

回看澜起这份投资者关系记录，最有分量的不是某个具体参数，而是产业格局的重排：三大原厂撤出CXL控制器，2027年商用窗口前，赛道上只剩下少数专业Fabless玩家，而澜起已把CXL 3.2芯片送进了三星和SK海力士的下一代产品。

往前看，明年新一代CPU量产将触发MRCD/MDB上量，年内PCIe Switch流片将检验互连第二曲线，2027年CXL规模商用则是所有布局的总验收。对于观察这条赛道的投资者和产业人，接下来两年的每个验证节点，都值得逐一盯梢。