DUV被榨到极限：三次曝光追平EUV
最新拆解显示，国内厂商在无EUV的情况下，靠SAQP四重曝光与DTCO协同，用纯DUV做出32.5nm最小金属间距、113.4 Mtr/mm²密度的5nm级工艺，指标反超英特尔18A与台积电N6。叠加国产浸润式DUV设备量产出货，DUV路线正从权宜之计变成可持续的工程选择。
被卡住脖子的地方，往往长出最硬的骨头。
EUV 禁运之后，业界流传一个判断：没有 ASML 的 EUV，中国晶圆厂的天花板就停在 7nm 级。但公开的芯片拆解数据给出了另一个答案——在完全不使用 EUV 的前提下，国内厂商已经把 7nm 级工艺（N+3）做到了量产，晶体管密度达到接近 5nm 级的水平，关键指标不输部分使用 EUV 的成熟节点。DUV 光刻机的潜力，正在被系统性地深度挖掘。
据多位接近产业人士的说法，这条路线过去被视作『权宜之计』，现在越来越多人开始把它当成『正经的工程选择』来看待。
📊 一份拆解成绩单，修正「DUV 到顶」的旧判断
先看数据。
据 TechInsights 对采用中芯国际 N+3 工艺（第三代 7nm 级）芯片的拆解分析[^1]，其最小金属间距为 32.5nm，比 英特尔 18A 工艺在 Panther Lake 上使用的 36nm 间距还要紧凑约 10%；晶体管密度达到约 113.4 Mtr/mm²，高于 台积电 N6 工艺公开数据中的 107.7 Mtr/mm²[^2]。
这份成绩单的特殊之处在于：它是在纯 193nm 浸没式 DUV 条件下实现的，没有 EUV 参与。N6 是台积电在 EUV 时代之前打磨的成熟工艺，而英特尔 18A 是其重返制程前沿的关键节点——用 EUV 才能做的密度水平，现在用 DUV 也达到了。
| 工艺节点 | 最小金属间距 | 晶体管密度 | 光刻方案 |
|---|---|---|---|
| 国内 N+3（7nm 级）[^1] | 32.5nm | 约 113.4 Mtr/mm² | 纯 DUV + SAQP 四重曝光 |
| 英特尔 18A（Panther Lake） | 36nm | 未披露 | EUV |
| 台积电 N6[^2] | 未披露 | 约 107.7 Mtr/mm² | 浸没式 DUV |
工艺链条上的逻辑可以简化成这样：
1. 设计版图输入；
2. DTCO（设计工艺协同优化）；
3. 浸没式 DUV 曝光；
4. SAQP 多重图形化；
5. 7nm 级（密度接近 5nm 级水平）量产交付。
产业判断随之清晰：在先进制程的竞争语境里，『有没有 EUV』正在从一道『能不能做』的门槛题，变成一道『怎么做更划算』的工程题。这与数字之外的信号是共振的——厂商没有停留在实验室样品，而是选择了量产，说明良率与成本已跑通商业闭环。
🔬 SAQP：把一台 DUV 的潜力做成四步用
光刻的本质，是把电路版图『印』到硅片上。193nm 浸没式 DUV 的物理分辨率是有限度的，当金属间距收到 32.5nm 这种量级，单次曝光已经『印不细』了。业内的通俗说法是：DUV 不是画不细，是一遍画不细。
解法就是多重曝光——用多次图案化的叠加逼近 EUV 一次曝光的效果。而这次拆解揭示的关键，是自对准四重曝光（SAQP）[^1]：在最精细的金属层上，厂商用四次图案化替代了 EUV 的一次曝光。『自对准』的价值在于，后续图形由前一层材料的侧壁自然定义，不依赖光刻机本身的更高分辨率，等于把图案化精度从光刻机身上『外包』给了工艺流程。
光有 SAQP 还不够，另一半功臣是设计工艺协同优化（DTCO）。可以把这组合拳归纳为下表：
| 问题 | 解法 |
|---|---|
| 单次曝光分辨率不足 | SAQP 自对准四重曝光，四次图案化替代 EUV 一次成像 |
| 鳍片密度浪费布线空间 | 减少鳍数量，把面积让给金属布线 |
| 标准单元间距偏松 | DTCO 收紧单元间距，版图规则与工艺能力深度绑定 |
| 多重曝光套刻误差累积 | 以自对准结构降低对光刻机套刻精度的依赖 |
这是一套典型的『系统级取巧』：光刻机单点性能不如人，就在流程、材料、版图三个维度同时挤性能。减少鳍数量、收紧单元间距，每一个动作单看都不起眼，叠起来就把 DUV 的分辨率天花板向上顶了一大截。
💰 三次曝光 ≈ 一次 EUV，这笔账比想象中划算
多重曝光听起来像『不计代价的蛮干』——四次曝光、四倍掩膜、四倍工时，成本显然不低。但成本账算下来，结论出乎很多人意料。
Fractilia 联合创始人 Chris Mack 曾公开指出，业内普遍认为：193nm 浸没式 DUV 做三次曝光的成本，大约与 EUV 一次曝光持平[^3]。
这个判断的行业含义值得展开。EUV 光刻机单台售价高昂、产能爬坡昂贵、维护体系封闭；而浸没式 DUV 装机保有量大、供应链成熟、工艺人才储备充足。多重曝光确实要付出更多掩膜版、更多步骤、更多良率损失的代价，但当 EUV 不可得时，这不是『值不值』的问题，而是『唯一可行解』的问题——何况它还不比 EUV 贵。
从竞争格局看，几条路线的位置大致是：EUV 单次曝光技术门槛与商业价值都最高，处于领跑位置；DUV SAQP 四重曝光门槛来自工艺复杂度而非设备采购，商业价值来自受限条件下的量产兑现，紧随其后；DUV 三重曝光与台积电 N6 纯 DUV 路线属于已验证的成熟方案；国产浸润式 DUV 设备则处于从追赶向量产兑现过渡的阶段。据多位接近人士称，业内现在讨论的重点已经从『DUV 能不能做到 5nm 级密度』转向『这条线的成本曲线还能压多低』。
当然，要冷静一句：『三次≈一次』是成本口径，不是效率口径。多重曝光占用更多机时，同样的产能目标需要更多台 DUV——这也正是国产设备补位如此关键的原因。
🏭 设备补位：国产 DUV 开始量产出货
工艺突围的另一条腿，是设备自主。
据 The Information 报道[^4]，国产浸润式 DUV 曝光机已进入量产阶段，首批设备已交付。节奏上：
- 2025 年：首批设备完成交付；
- 2026 年：预计生产约 5 台；
- 2027 年：扩产至约 20 台。
数字不大，但方向比数量重要。浸润式 DUV 是多重曝光路线的『母机』——没有稳定供应的 193nm 浸没式设备，SAQP 就无从谈起。此前国内晶圆厂的 DUV 机台主要依赖存量与灰色渠道维持，扩产受制于人；一旦国产机台形成年化十几台到几十台的交付能力，多重曝光路线才真正具备『可持续复制』的产能基础。
设备与工艺正在形成合力：工艺端把 DUV 潜力挖掘到极致，设备端保障 DUV 机台的自主供给。一个闭环的雏形出现了——工艺验证反哺设备迭代，设备交付支撑产能扩张。
⚠️ 天花板与变量：这条路的尽头在哪
工程叙事讲完，必须泼一盆冷水。
SAQP 的物理极限摆在那里。四重曝光已经是 DUV 图案化的高阶形态，再往下走，套刻误差、侧壁均匀性、缺陷率的控制难度呈指数级上升；四倍于 EUV 的工序步数，也意味着更大的良率波动面。业内私下有一句流传很广的总结：多重曝光买来的是节点，卖掉的是产能和良率余量。
也就是说，DUV 路线的合理预期不是无限逼近 EUV，而是在 7nm 级到 5nm 级这一段『区间』内做深做透——通过 DTCO 把每一代密度提升兑现为实际性能与能效。放在产业格局里，这恰恰够用：先进制程需求中，有相当大比例的芯片并不需要 2nm 级的极限密度，这一区间的量产能力已经覆盖了高端 SoC、AI 加速芯片的门槛线。
真正的变量有三个：一是国产 DUV 设备的产能爬坡速度能否匹配扩产需求；二是 SAQP 大规模量产后的良率曲线能收敛到什么水平；三是 EUV 国产化的时间表——它决定这条 DUV 路线是『过渡桥』还是『主干道』。目前看，前两项正在被数据逐步证实，第三项仍是开放题。
小结：这份拆解数据最有价值之处，不在于某个单项指标的领先，而在于它证明了在设备受限条件下，通过 SAQP 与 DTCO 的深度结合，先进制程依然存在一条经济可行的替代路径。三次曝光追平一次 EUV 的成本账，是工程能力可以量化验证的注脚。短期内，DUV 多重曝光 + 国产设备补位的组合，将支撑中国先进制程走完这段『无 EUV 区间』；长期看，它是争取时间、积累工艺 know-how 的战略桥梁。
主要信源
[^1]: TechInsights 对采用中芯国际 N+3 工艺芯片的拆解分析（最小金属间距 32.5nm、约 113.4 Mtr/mm² 晶体管密度、SAQP 图形化），相关数据经路透社（Reuters）2025 年报道公开：https://www.reuters.com/technology/
[^2]: 台积电 N6 工艺技术参数（约 107.7 Mtr/mm² 晶体管密度），见台积电官方技术资料：https://www.tsmc.com/english/dedicatedFoundry/technology
[^3]: Chris Mack 关于 193nm 浸没式 DUV 三重曝光与 EUV 单次曝光成本对比的公开论述，见其个人网站 Litho Insights：https://www.lithoguru.com/scientist/Blog.html
[^4]: The Information 关于国产浸润式 DUV 光刻机量产交付及 2026—2027 年产能规划的报道：https://www.theinformation.com/