1.4纳米卡位战：冤家，两条路

八年前，逻辑晶体管还在拼命变小时，SRAM就已经躺平了。现在，躺平的内存单元终于又动了起来——TSMC 的 A14 把 6T SRAM 位单元从 0.021 µm² 砍到 0.017 µm²，缩了 19%。与此同时，Intel 正把宝押在 High NA EUV 上，用背面供电换来的“宽松间距”走一条完全不同的路。同一个 2028 年量产窗口，两家冤家，两条路线。这场卡位战，值得掰开揉碎看一遍。

🧱 冻了八年的 SRAM，终于挪了一步

芯片圈有个公开的秘密：这几年的制程进步，逻辑部分吃肉，SRAM 连汤都没喝上。

自 2020 年 N5 节点量产以来，TSMC 的 6T SRAM 位单元尺寸一直钉在约 0.021 µm²。N3 节点上，逻辑晶体管密度照常增长，SRAM 却纹丝不动——业界后来甚至给这个现象起了个略显无奈的名字：‘SRAM scaling 撞墙’。

为什么 SRAM 这么难缩？一个 6T 位单元是六个晶体管咬合在一起的结构，读写稳定性、漏电、良率互相牵制。逻辑电路可以靠新材料、新结构‘开疆拓土’，SRAM 只能在同一块地里做更精细的活，每缩一格都是全面的工程胜利。

现在，根据 TSMC 的路线图，A14 节点将把 6T SRAM 位单元缩至 0.017 µm²，降幅 19%，2028 年进入量产。这说明微缩方案已经从实验室走向了产线验证——TSMC 正在进行试产（pilot production），让客户评估设计在真实生产环境下的表现。

需要说明的是，试产良率等细节 TSMC 并未对外披露。本文推测：若无重大良率意外，2027 年进入风险试产（risk production）应能按计划推进；至于坊间流传的‘量产时间表可能提前几个月’，目前没有公开信源可以佐证，只能视为乐观情形下的推测，而非既定事实。

这 19% 的产业含义不小。AI 芯片的性能越来越被片上缓存的容量和带宽决定，SRAM 缩不下去，意味着同样面积下 L3/SLC 的容量封顶，要么接受更大的 die，要么把缓存挪去 HBM——牺牲延迟。位单元缩小 19%，等于给下一代 AI 加速器重新腾出了‘片上驻留’的预算。

19% 不是革命，但它是八年来第一块真实的前进路标。

📐 英特尔的赌注：用背面供电换 High NA 的容错空间

当 TSMC 在既有 EUV 路线上继续深挖时，Intel 选择了一条结构性不同的路——而这不是意气用事，是被自己的技术栈推着走的。

Intel 制造开发与客户互动副总裁 Chris Auth 给出了一套相当坦白的逻辑：Intel 的产品采用背面供电（PowerVia 路线），把供电电路整体搬到晶圆背面，正面只留信号与计算电路——这实际上减轻了正面的间距（pitch）要求。于是 Intel 可以直接用 High NA EUV 光刻，单次曝光搞定 16nm 至 8nm 之间的间距，省掉多重曝光的成本。

反观 TSMC，由于在该节点没有背面供电，正面电路挤得非常紧，High NA 的单次曝光分辨率用不上，必须回到 EUV 双重曝光（double patterning）来凑精度。换句话说：两家不是在比谁的光刻机更贵，而是在比谁的电路布局给光刻留的容错更多。Intel 的间距要求没有 TSMC 那么苛刻，容错空间反而更宽松。

半导体技术专家 Pushkar Ranade 的总结更扎心：追赶 TSMC 是规模问题，而非技术问题。这句话翻译过来就是——技术路线我们敢赌，缺的是客户订单和产能规模。这与 Chris Auth 披露的进度相互印证：Intel 14A（1.4nm 级）‘如今已是 PDK 的可选方案，我们正与客户逐一洽谈’，且背面供电将从 18A 延续到 14A。

路线本身能不能赢，最终不取决于光刻机的分辨率，而取决于有多少客户愿意陪你走完这条没人走过整遍的路。

🤝 陈立武松口了：从‘教训客户’到‘倾听客户’

技术路线的分歧之外，更耐人寻味的是姿态的转变。

Intel CEO 陈立武 近期在华美半导体协会（CASPA）的炉边谈话中透露，他已经与 AMD CEO 苏姿丰 就潜在合作方向展开对话——具体内容双方都没有公布，但这两个名字同框本身，放在三年前是不可想象的。

更罕见的，是 陈立武 的自我检讨。他直言 Intel 过去‘过于骄傲，从不愿意根据客户需求做出调整’，甚至点名前任管理层‘不愿意倾听客户意见，有时候还会反过来教训客户’。如今 Intel 正在加倍投入定制芯片业务，尤其在 Xeon（至强）产品线上，把‘按客户需求调整’当成核心策略。

先进制程的对外口径也给出了明确的时间表：18A 已进入量产阶段；14A 进展‘非常强劲’，PDK 0.5 版已推出，0.9 版很快到来，量产用的 1.0 版 PDK 将在明年年初到位。PDK（工艺设计套件）是晶圆厂交给设计公司的一整套规则、模型和数据文件——PDK 版本号，就是代工厂对客户承诺的兑现刻度。从 0.5 到 1.0，每一步都是在把‘我们能做到’翻译成‘你们能设计’。

至于‘客户会议议程正在改变’这类说法，目前来自未经证实的传闻层面，缺乏公开信源支持，本文只能将其作为趋势推测而非事实陈述来对待。不过方向是可以观察到的：对一家试图把代工业务做起来的 IDM 来说，客户信任的重建速度，和技术追平的速度一样重要。

⚖️ 两条路线，不是对错，是取舍

把两家公司的牌摊开看，会发现这不是‘谁更先进’的单选题，而是技术栈、产品结构、资本开支共同推导出的不同最优解。

TSMC A14 在路线延续性与商业化确定性上都占优——它是在被验证过的 EUV 多重曝光体系上，把 SRAM 这个最后的硬骨头啃了下来。代价是High NA EUV所省掉的多重曝光工序，TSMC 一层也逃不掉，工序数量和成本压力全部内化。

Intel 14A 的技术激进度和商业化确定性则刚好错位：单次曝光的方案在原理上更优雅、潜在成本更低，但客户导入、PDK 成熟度、产能规模都还是待填充的空白。这正对应着 Pushkar Ranade 那句‘规模问题’——技术上敢想，商业上待证明。

一个细节值得咀嚼：TSMC 解决的是八年来‘最难的那一格’——SRAM 微缩；Intel 赌的是‘最贵的那台机器’——High NA。一个在既有体系内做到极致，一个用架构腾挪换取设备红利。两条路线在 2028 年汇合时，评判标准只剩一个：同样面积和功耗下，谁的芯片更有竞争力。

🔭 2028：同一个窗口，两种命运

把时间轴拉直，你会看到这场竞赛的戏剧性：两家都把量产（HVM）定在了 2028 年。

对 TSMC，A14 的不确定性相对可控。SRAM 微缩方案既然已经跑进试产，说明技术已具备量产条件，剩下的变量是良率爬坡和客户设计导入的节奏。而且 TSMC 的客户基本盘稳定——AI 加速器大客户对‘逻辑+SRAM 同时微缩’的需求摆在那里，A14 几乎是为这批订单量身定做的。

对 Intel，变量更多。14A 的 PDK 时间表很紧凑——0.5 已发，0.9 在路上，1.0 明年初——但 PDK 发布和客户 tape-out 之间隔着整个设计生态的信任问题。陈立武 释放的合作姿态（包括与 苏姿丰 的对话、定制芯片战略、倾听式客户管理）本质上都是在为 14A 的客户导入铺路。Chris Auth 那句‘我们正与客户逐一洽谈’，‘逐一’二字透露的信息量，可能比整个 PDK 时间表都大：代工业务的重建，就是一家一家客户谈出来的。

还有一个容易被忽略的地缘层面：无论哪条路线胜出，1.4 纳米节点都将进一步抬高先进制程的资本与人才门槛，全球能参与这场游戏的玩家数量只会更少。技术分岔本身，就是壁垒的一部分。

结语

八年的 SRAM 停滞期，掩盖了一个正在发生的事实：先进制程的竞争逻辑变了——从‘节点数字’的军备竞赛，转向‘架构选择+生态信任’的系统对抗。TSMC 用 A14 证明了老体系还有油水，Intel 用 14A 和 High NA 证明了新杠杆值得押注。2028 年量产窗口开启时，两条路线会被放在同一张 die shot 上对比。届时真正的赢家，未必是技术更激进的那家，而是让晶体管和 SRAM 一起、按客户需要缩小的那家。