三星画下zHBM大饼，长存330亿闯关：存储双线变奏

导语

同一天，存储产业的两个半球各自传来消息：太平洋东岸，[[三星]]在[[Hot Chips]]大会上亮出HBM三阶段路线图，终点是名为[[zHBM]]的激进架构——把DRAM直接摞在GPU头顶，彻底掀掉2.5D中介层；太平洋西岸，[[长存控股]]科创板IPO获受理，拟募资330亿元刷新历史纪录。

核心判断只有一句：存储不再只是“配件”，它正在两条战线——AI内存架构与全球NAND座次——同时发起对旧秩序的挑战。

一、Hot Chips上的一颗“深水炸弹”：zHBM要把中介层干掉

故事/场景：Hot Chips向来是芯片架构师吹风的地方。这一次，[[三星]]DRAM设计团队的[[Sangwook Han]]站上讲台，没有讲良率，没有讲堆叠层数军备竞赛，而是直接抛出了一份三阶段演进图。台下坐着的是各家xPU和系统厂商的架构负责人——正是每年要为HBM订单和封装方案吵到面红耳赤的那群人。据[[wccftech]] 8月23日报道，这份路线图的终点，是一种叫[[zHBM]]的全新架构：DRAM不再通过中介层“躺”在GPU旁边，而是垂直堆在GPU、TPU这些计算芯片的正上方。

数据/事实：这组数字值得原样抄一遍——相较标准[[HBM4E]]，[[zHBM]]方案宣称可实现70%的功耗降低、230%的DRAM带宽提升；每个DRAM模组节省100W功耗，同时为GPU释放8.3%的额外功率空间。

要理解这组数字的分量，得先看懂HBM的构造。它由两类芯片组成：

• C-die（核心芯片）：包含DRAM存储单元，可垂直堆叠最多16层；
• B-die（基础芯片/Base Die）：位于堆叠底部，负责DRAM控制功能，并通过PHY（物理接口层）与GPU等计算芯片通信。

两者之间靠[[TSV]]（硅通孔）连接——一种穿透芯片的垂直导电通道。

产业逻辑：当前的AI加速器，内存和计算是“邻居”而非“一家人”——靠中介层把两者凑在一张封装里。这套架构在过去五年撑起了AI训练的算力爆发，但中介层本身是成本、是产能瓶颈、也是功耗开销。[[zHBM]]要做的，是把这个“邻居”变成“上下铺”。如果70%功耗降低和8.3%功率空间释放的宣称数字哪怕打了对折兑现，对被功耗墙按在地上的GPU设计团队来说都是雪中送炭——多出来的每一瓦，都能换成实打实的算力。

二、带宽焦虑：TSV和PHY面前横着两堵墙

故事/场景：每年HBM带宽翻着跟头往上涨，业内却有种隐秘的焦虑：这条曲线还能画多久？一位接近HBM供应链的人士私下说过一句流传很广的话——“HBM的瓶颈从来不在DRAM单元，而在怎么把它接出来。”存储单元的密度提升有清晰路径，但互连是物理问题，不是工艺问题。

数据/事实：现状是这样的——当前[[HBM4]]每个堆叠的带宽已超过3TB/s，[[HBM4E]]进一步推进至4TB/s区间，[[HBM5]]则在HBM4基础上将带宽翻倍，容量超过60GB。数字很漂亮，但[[三星]]在演讲中明确点出了两大硬约束：

1. TSV数量与间距的物理极限——通孔不能无限加密，硅片面积就那么大；

2. Base Die内PHY接口的I/O数量与速度上限——接口挤不下、跑不快，带宽就是上不去。

产业逻辑：这两堵墙决定了，单纯堆层数、拉接口的老路正在走到头。行业需要一次架构级的跳出，而不是线性外推。值得注意的是，[[三星]]还提到一个容易被忽略的变量：B-die与计算芯片（xPU SoC）之间的制程代差正在逐代收窄。过去Base Die用的是成熟制程，与前沿逻辑工艺隔着好几代；当两者越来越接近，“把内存和计算真正做成一件东西”的工艺门槛就悄悄降低了。这既是传统HBM路线的挑战，也正是[[三星]]新路线图的切入口——设备材料厂商、封装厂、EDA公司，整条链都会被这次架构迁移重新洗一遍牌。

三、三阶段路线图：先抢面积，再融制程，最后“上下铺”

故事/场景：[[三星]]把这场演进拆成了三步走，颇有点“农村包围城市”的章法——不指望一步登天，而是逐层瓦解现有封装架构的既有前提。

数据/事实：第一阶段的目标很明确，用[[三星]]的原话说，是从xPU那里“抢回”硅面积。具体动作是：[[三星]]已将D1c与4nm逻辑工艺应用于[[HBM4]]的Base Die，主要目的是降低功耗、缩减有效面积。这是DRAM与先进逻辑工艺真正融合的起点。

而终点站[[zHBM]]的架构含义，可以拆成三个“取消”：取消中介层、取消横向摆放、取消内存与计算之间的物理区隔——DRAM直接垂直堆叠在计算芯片之上。

产业逻辑：这套节奏背后的商业算盘并不难猜。HBM市场目前由[[SK海力士]]、[[三星]]、[[美光]]三分天下，而先行者在先进封装产能上占尽先机。对追赶者而言，正面在2.5D封装路线上拼产能很难翻盘，唯一的办法是换赛道——如果下一代架构干脆不需要中介层，那么现有封装产能优势的价值就归零了，所有人回到同一起跑线。据多位接近供应链的人士称，头部xPU厂商对这类激进方案的评估从未停止，真正的分歧在于量产时间与可靠性验证，而不是方向本身。当然，路线图从纸面到量产隔着良率、热管理和测试三座大山——DRAM堆在发热大户GPU头顶，散热方案的工程难度不容小觑。但方向上，“内存与计算的物理边界正在消失”，这将是未来五年先进封装领域最值得押注的主叙事。

四、长江的另一岸：长存控股330亿IPO，NAND第三极亮出底牌

故事/场景：把视线拉回太平洋西岸。8月21日，[[长江存储控股股份有限公司]]（下称“[[长存控股]]”）科创板IPO获受理，保荐机构为[[中信证券]]和[[中信建投]]。这不是一单普通的IPO——拟募资330亿元，超过[[长鑫科技]]的295亿元与[[中芯国际]]的200亿元，为科创板史上拟募资金额最高的项目。其中208亿元用于长江存储量产线技术升级项目，122亿元用于研发相关募投项目。

数据/事实：招股书披露的经营数据，画出了一条陡峭的上扬曲线：

截至2026年3月31日，公司累计亏损已大幅收窄至约34亿元。根据[[TrendForce]]数据计算，2026年1-3月[[长存控股]]在全球NAND Flash厂商中按销售金额和出货量排名均位列全球第三、中国第一。

技术侧的坐标同样清晰：2022年推出[[Xtacking®]]3.0，成为全球首批推出200层以上3D NAND产品的企业，实现国内存储技术首次领先世界先进水平；2024年迭代[[Xtacking®]]4.0，获得FMS权威奖项；2025年成为中国大陆为数不多的与国际头部厂商达成专利交叉授权的集成电路企业。截至2026年3月末，公司已建成中国大陆最大的3D NAND Flash晶圆生产基地，二期产线满产，三期产能建设正在推进。

产业逻辑：这份数据里最扎眼的是2026年一季度——单季470.42亿收入对应333.79亿归母净利，盈利能力与2024年的67.71亿相比已是量级跃迁。这背后是存储行业典型的周期属性叠加企业级市场放量：招股书亦提及，随着NAND技术演进，企业级场景（企业服务器、数据中心）正成为核心驱动。330亿募资中六成以上投向量产线升级而非新建产能，说明公司的重心已从“有没有”转向“新不新”——层数军备竞赛的下一程，拼的是技术升级的资本强度。而对全球NAND格局而言，“全球第三”意味着中国市场首次在主流存储品类上拥有了完整的座次话语权，专利交叉授权则是这张入场券被国际同行承认的信号。

五、双线变奏：存储正在从“配角”走向“主角”

故事/场景：把两条新闻并排放在桌面上看，会发现一个有趣的巧合：[[三星]]的[[zHBM]]和[[长存控股]]的[[Xtacking®]]，指向的是同一个技术哲学——把芯片垂直摞起来，用堆叠换平面。一个在DRAM与逻辑芯片之间，一个在NAND的逻辑单元与外围电路之间。3D不再只是层数竞赛，而是系统架构的重组方式。

数据/事实：两端的数据互相印证着这个趋势——HBM侧，[[HBM5]]容量将超60GB、带宽翻倍，[[zHBM]]宣称带宽较[[HBM4E]]再提升230%；NAND侧，200层以上3D NAND已成主战场，[[长存控股]]过去两年收入从187.47亿元跳到631.85亿元，产品覆盖企业服务器、数据中心、消费电子。

产业逻辑：AI把存储从配角推上了主角的位置。训练侧吃HBM，数据侧吃NAND，两条产品线的紧缺与升级共同构成了本轮存储超级周期的基本面。对产业链而言，可关注三条传导路径：一是先进封装设备与材料——中介层的存废之争直接决定TGV/混合键合等新工艺的资本开支流向；二是晶圆制造——Base Die引入4nm逻辑工艺，意味着存储厂商与逻辑代工的制程竞赛开始交叉；三是全球座次重排——NAND第三极的资本化，将为后续扩产和技术迭代提供弹药。一位存储渠道商私下说得直白：“现在囤货的人不看季报，看的是谁的产能爬坡更快。”周期会冷，但架构演进不会。

小结

[[三星]]的[[zHBM]]路线图勾勒的是AI内存的终局想象——DRAM与计算芯片的物理融合，70%功耗降低与230%带宽提升的宣称数字无论兑现几何，都足以搅动先进封装的既有格局；[[长存控股]]的330亿IPO则宣告NAND市场第三极完成资本化卡位。一东一西，一DRAM一NAND，存储产业正站在从“容量竞赛”转向“架构革命”的门槛上。下一程的关键词，是垂直堆叠、制程融合与座次重排——而这三件事，都才刚刚开题。