AI抢产能，台积电为何捂紧钱包？
AI需求让台积电设备需求八个月近乎翻倍，2026年CapEx却只涨约15%至640亿美元，钱去哪了？本文拆解产能扩张的纪律与瓶颈，对照国产AI芯片在算力与带宽上的追赶差距，并分析华为韬定律与逻辑折叠给出的第三条路径，以及生态协同才是真正的胜负手。
AI大模型一把火烧穿了整个半导体产业链的排期表。
一边是台积电的先进封装与先进制程产能被AI订单挤爆、资本开支连续抬升，另一边是它的扩张节奏依然保持着代工厂特有的克制。这不是保守，是纪律。而在太平洋另一侧，华为用一篇篇持续迭代的“韬定律”论文告诉业界：摩尔定律的窄门挤不进去，那就换一扇门走。
这篇文章想讲清楚三件事：AI如何重塑晶圆厂的钱包、国产AI芯片到底卡在哪两个数字上、以及一条绕开传统制程微缩的技术路径有多大的想象空间。
📈 订单挤爆、预算有序，台积电的算盘
设备圈最近流传一句话：现在下单的光刻机，交付排期比很多AI创业公司的现金流活得久。
这不是段子，而是有公开数据背书的现实。在2025年1月的法人说明会上，台积电管理层将当年资本开支指引上调至380亿–420亿美元区间，相比2024年的约298亿美元增长三成以上；CEO魏哲家在多场财报电话会上反复使用“需求近乎无法满足”来形容AI相关的先进制程与先进封装订单，并承诺CoWoS先进封装产能持续翻倍扩产。
| 年份 | 台积电资本开支（公开披露） |
|---|---|
| 2022年 | 约363亿美元 |
| 2023年 | 约304亿美元 |
| 2024年 | 约298亿美元 |
| 2025年 | 指引380亿–420亿美元 |
数据来源：台积电历年年报及法人说明会公开纪要
AI订单挤爆、预算增幅“仅”三成，看似矛盾，实则是晶圆代工最经典的运营逻辑：
第一，设备的钱有滞后性。 设备从下单到装机再到爬坡贡献营收，周期以年计。今年签的采购合同，很多要到2027年才体现在折旧表上。CapEx预算反映的是产能承诺，而订单反映的是需求预期——两者的时间差，正是台积电敢于“需求井喷、预算有序”的底气。
第二，AI客户的预付款在兜底。 台积电在财报电话会上多次表示，先进节点的成本结构与客户承诺挂钩；据《金融时报》《路透》等公开报道，包括OpenAI在内的头部AI公司正以预付款和长约锁定台积电及供应链产能。换句话说，台积电可以用别人的钱扩自己的厂，自有资本开支的杠杆不必拉满。
第三，扩产最大的瓶颈已经不是钱。 是设备交期、洁净室工程和熟手工程师——台积电亚利桑那工厂此前公开承认的人力短缺问题，就是这个瓶颈的具象化。换句话说，未来一两年的产能上限，早在当下的采购单上就写好了。
对整个行业而言，这意味着一件事：AI算力的稀缺性，短期内不会因为“多盖几座fab”而缓解。产能是刚性的，需求是弹性的，中间的缺口就是所有人抢破头的战场。
⚠️ 国产AI芯片，卡在两个数字上
每一代AI芯片的竞争，说到底就是两个数字：算力和带宽。
算力军备竞赛的量级有据可查：Meta的Llama 3.1 405B用了16384张H100训练（见Meta官方论文）；马斯克的xAI在孟菲斯建成了10万卡H100集群并公开对外展示；软银、OpenAI牵头的“星际之门”项目规划投入高达5000亿美元。训练规模的军备竞赛，把芯片性能差距直接兑换成了模型代差。
国产AI芯片的现状，用一张对比表看得最直白（以厂商官方规格与公开拆解报道为准）：
| 芯片 | FP16算力 | 内存带宽 | 来源 |
|---|---|---|---|
| 昇腾910B（华为） | 376 TFLOPS | 1.6 TB/s | 华为官方产品资料 |
| 昇腾910C（华为） | 约780–800 TFLOPS | 约3.2 TB/s | SemiAnalysis等公开拆解报道 |
| H200（NVIDIA） | 989 TFLOPS（Tensor Core） | 4.8 TB/s | NVIDIA官方规格页 |
| B200（NVIDIA） | 约2.2 PFLOPS | 8 TB/s | NVIDIA官方资料 |
| 昇腾950DT（华为，2026年Q4路线图） | 待披露 | 4 TB/s（自研HBM） | 华为全联接2025官方路线图 |
昇腾910C的带宽指标已经追近上一代H200，但FP16算力仍有明显差距，而面对B200这一代，差距进一步拉大。追赶者每慢一步，生态差距就拉大一分。
这两个数字背后，是两条被卡住的咽喉：
算力意味着先进工艺。 没有最先进的制程，单芯片晶体管数量和频率就上不去，这是物理层面的天花板。
带宽意味着HBM。 大模型训练中，数据搬运消耗的时间和能耗常常超过计算本身，HBM供给不足，再强的算力核心也只能空转等数据。
HBM这条咽喉到底有多“细”，市场数据本身就是证据：
| 指标 | 公开数据 |
|---|---|
| HBM市场格局 | SK海力士份额过半，三星、美光分食剩余（TrendForce） |
| HBM占DRAM产值比重 | 2025年预计突破三成（TrendForce预测） |
| HBM4量产时点 | 2026年，配套下一代GPU（SK海力士、美光公开路线图） |
有意思的是，这张表对台积电和国产芯片同样成立——只不过对前者是“不够卖”的幸福烦恼，对后者是“造不出”的生死命题。乐观的一面在于，华为已在2025年全联接大会上官宣自研HBM路线：2026年上半年的昇腾950PR将搭载自研HiBL 1.0（1.6TB/s），下半年的950DT升级到HiZQ 2.0（4TB/s）；寒武纪、摩尔线程、沐曦、壁仞的新一代产品也陆续公布或上市。追赶的速度，取决于工艺和内存产能什么时候能大规模释放。
🔋 何庭波的论文，韬定律接受工程检验
摩尔定律挤不动了，那就把芯片竖起来。
华为半导体业务负责人何庭波及其团队在中国科学院科技论文预发布平台ChinaXiv发布了提出“韬定律”的论文，并在短时间内多次更新迭代，从最初的理论框架，到补充工程数据，再到正面回应对功耗与散热的质疑——几个月内快速迭代，节奏本身就说明华为在赌这条路。
注：韬定律相关数据均引自该论文及其更新版本，属于厂商自报的预发布研究成果，尚未经过独立第三方复现，读者宜保持审慎。
这次更新的核心是“逻辑折叠（Logic Folding）”技术。传统观点认为，把更多有源晶体管垂直堆叠，单位面积功率密度上升，散热必然恶化。但论文披露的验证数据给出了另一种可能：
| 指标 | 论文披露结果 |
|---|---|
| 晶体管密度 | 提升约55% |
| NPU功耗（同等性能） | 降低约66% |
| GPU功耗（同等性能） | 降低约58% |
| CPU性能核功耗 | 降低约41% |
数据来源：韬定律论文（ChinaXiv预发布平台），华为官方口径
何庭波的解释很工程化：现代芯片的大量能耗不在计算，而在数据传输。逻辑折叠把平面上动辄几毫米的长走线，变成上下层之间的短距离垂直连接，信号路径缩短，互连电容和能耗随之下降。
但论文也留了一句冷静的注脚：逻辑折叠不等于堆叠必然省电。验证平台能把功耗压下来，是因为华为把技术带来的性能与时延余量，主动换成了电压和功耗的下降——如果全力冲性能，功率密度照样可能超过上一代。这是一种取舍，不是魔法。
按以往制程微缩节奏，密度提升五成通常需要三年。韬定律等于在先进制程受限的约束条件下，开出了一条“以封装与架构换制程”的支线任务。原商汤智能产业研究院创始院长田丰的公开评价很到位：韬定律正在从理论走向具体的工程检验。
值得注意的是，这条路并非华为独有——台积电的SoIC、英特尔的Foveros Direct、NVIDIA与台积电合作探索的硅光集成，走的都是“从平面走向立体”的方向。韬定律的特殊之处在于：它是在被先进制程封锁的约束下，把这条路当成了主路而非备路。
| 技术路线 | 主导方 | 核心思路 | 状态 |
|---|---|---|---|
| CoWoS/SoIC | 台积电 | 2.5D/3D先进封装 | 大规模量产，产能供不应求 |
| Foveros Direct | 英特尔 | 混合键合3D堆叠 | 部分量产 |
| 韬定律/逻辑折叠 | 华为 | 架构级垂直折叠换功耗与密度 | 论文+自研SoC验证阶段 |
💡 比芯片更难的，是让产业链跟上
一颗芯片的胜利，从来不只是一颗芯片的胜利。
田丰指出的那个问题，才是韬定律真正的考题：华为之外的产业链能不能跟上？这包括EDA厂商、封装设备商、独立测试机构，以及产业资本和风险资本。
| 产业链环节 | 国际主导者 | 国产玩家（公开信息） | 三维