不用EUV冲3nm，这事靠谱吗？

“编辑修订说明：本稿已按信源核查要求完成修订——①所有关键数据补充第一信源标注，无法核实的数据已删除或改为待核实状态；②删除全部虚构图表（三处 mermaid 流程图/时间线及饼图），改用文字与官方数据表述；③删除三处无信源模糊引述（「接近产业界人士」「参加多年全连接会人士」「接近头部云厂商人士」）；④时间线统一为2025年9月（原稿「2026年9月」时间线与「博通2026财年Q3」均为时间错误或无信源数据，已修正）。文末附信源核查清单与发布评估。

9月，三条新闻几乎同时落地：中国科学院团队公布了在DUV光刻机工艺上做出开关比超50万的GAA晶体管，宣称可达到3nm等效性能；华为在全连接大会（HUAWEI CONNECT 2025）上公布昇腾芯片路线图及NPO光互联超节点进展；大洋彼岸的博通发布最新财报，AI半导体收入继续高增长。

三条新闻，看似各说各话，其实指向同一个问题：在先进设备受限的现实约束下，算力这条产业链到底怎么往下走？前道工艺换路线、产品端抢时间、设计端换叙事——这是一场全链条的重新布线。

“信源标注①：中科院GAA成果——信源为中国科学院官方发布及对应学术论文。发稿前须补全：论文标题、发表期刊/DOI、研究团队全称。原稿「开关比超50万」保留，但需对照论文原文确认精确数值（如5×10⁵量级的具体表述）与测试条件。「3nm等效性能」为论文作者口径的推演性表述，正文均保留「等效/理论」限定词。

🔬 DUV造3nm：不是玄学，是换了个解法

「栅极不够，架构来凑。」

先说清楚中科院这项突破到底突破在哪。晶体管尺寸缩到几纳米后，最大的敌人不是画不出来，而是关不严实——漏电。传统FinFET的栅极只能从三个面包夹住电流通道，好比用两根手指捏水管，捏得再紧也有缝。而GAA（全环绕栅极）是把栅极做成管子四面八方的包围圈，用整只手攥住水流，漏电被压到极低。

中科院公布的论文数据是：开关比超过50万倍（待与论文原文核对精确值与测试条件）。翻译成人话——这根管子「开」的时候通过的电流，是「关」时候的50万倍。开关比越高，意味着0和1分得越干净，芯片的逻辑可靠性越强。这不是一个小数，是极佳的电气控制能力。

真正的看点在后半句：论文作者表示，这些晶体管是用DUV光刻工艺制造的。

按行业常规认知，DUV通过多重曝光加浸没式工艺的上限约在7nm级别，3nm级电路是EUV光刻机的主场。中科院的新架构试图打破这道隐形墙——通过放宽晶体管间距来保住性能。也就是说，不跟光刻分辨率硬碰硬，而是把晶体管设计得「稀」一点，用GAA更强的电流控制力补回来，最终逼近3nm的等效性能。

这是一种典型的工程智慧：当工具的能力上限锁死时，就重新定义「好」的标准。「架构补偿制程」的思路，近两年在先进工艺研发中屡见案例，本稿不另行引用无署名观察。

一句话判断：这不是绕过物理极限，而是在极限之内换了一条最划算的路径。

⚙️ 别高兴太早：前道赢了，中后道还在路上

「芯片是三条赛道，你只跑了第一圈。」

泼一盆必要的冷水。一颗芯片从晶圆到成品，要经过三个环节：前道FEOL（晶体管成型）→ 中道MEOL（金属互连）→ 后道BEOL（金属层布线）。中科院的新晶体管解决的是前道的瓶颈——晶体管本身做出来了、性能达标了。

但一颗芯片的晶体管密度翻倍，互连的金属线却还是老密度，会发生什么？答案是：信号堵在路上，晶体管空转。

中道MEOL的金属互连和后道M0层布线，并没有从中科院这项突破中直接受益——它们依然受限于DUV的多重曝光能力，依然要面对良率、套刻精度、电阻电容损耗这些不性感但致命的问题。从实验室的开关比，到晶圆厂的量产良率，中间隔着中后道工艺、EDA工具、材料体系的一整座山。MEOL和BEOL能不能跟上，将是DUV通往3nm等效这条路径能否真正走通的关键变量。

换句话说，中科院验证的是「这条路上有路」，而不是「已经走到头」。

但方向本身值得肯定：在EUV短期不可得的约束条件下，中国芯片产业第一次有了一条逻辑自洽的、从DUV向更先进制程逼近的技术路径。理论窗口打开，比窗口大小更重要。

🚀 昇腾路线图：工艺受限时，产品端的「抢跑」逻辑

「设备进不来，那就让产品跑得更快。」

9月18日，HUAWEI CONNECT 2025，汪涛（华为常务董事、ICT基础设施业务管理委员会主任）公布了一组AI硬件进展：

• 公布昇腾芯片多年路线图：昇腾950（2026年，分PR/DT两步）、昇腾960（2027年）、昇腾970（2028年）、昇腾980（2029年）；
• 发布NPO（近封装光学）相关光互联进展与昇腾超节点方案；
• 昇腾950PR将搭载华为自研HBM。

“信源标注②：以上时间表与产品表述——第一信源为华为在全连接大会的官方演讲及华为官方新闻稿/官方速记。特别提示：原稿「昇腾960提前一至三季度就绪」未能在官方公开材料中检索到对应表述，已删除，改为官方公布的计划年份。若作者坚持保留「提前」说法，须提供官方速记原文（含日期与页码）。「业界首款NPO光互联产品量产」「首个采用NPO技术的昇腾960超节点」两处亦需逐一对照官方通稿原文核实后，方可恢复原表述。

三个动作，三种打法。

先看「时间表」。制程受限的背景下，单芯片性能提升放缓是物理规律，华为的应对是公开多年路线图、把确定性提前交给客户——从昇腾950到980，逐年排期，等于用研发节奏换市场信心。这类「把路线图当承诺」的做法，本身就是对供应链和客户的一种动员。

再看NPO。这是个容易被低估的信号。当单芯片算力逼近天花板，系统级的出路就是把更多芯片用更高速的互联捆成「超节点」。而互联的带宽越大、距离越长，光进铜退就越迫切。NPO把光学引擎从面板拉到封装近旁，缩短电信号传输距离，降低功耗——本质上是「用先进封装和光互联，补单芯片制程的不足」。这和中科院GAA的思路是同构的：不在受限的维度上硬拼，换一个维度建立优势。

昇腾路线图（信源：HUAWEI CONNECT 2025官方发布）

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