没EUV，国产芯片决定赌一把大的
北方华创3D DRAM刻蚀突破与华为韬定律论文更新，指向同一条路径：绕开EUV，用三维堆叠换取先进芯片的入场券。本文拆解技术细节、实测数据与产业逻辑，并冷静评估论文到量产的距离。
没EUV，国产芯片决定赌一把大的
9月初的两件事，看似不相关，实则指向同一个判断：在EUV被卡死的现实下，中国芯片产业正在集体“竖着走”。
9月4日，华为半导体业务部总裁何庭波在中科院预印本平台ChinaXiv更新“韬定律”论文，用麒麟2026的实测数据回应“堆叠必发热”的质疑；9月5日，设备龙头北方华创在IEEE期刊发表成果，宣布3D DRAM关键刻蚀工艺突破——直指长鑫存储绕过EUV量产先进存储的可行性。
一条是设计侧的“逻辑折叠”，一条是制造侧的“三维堆叠”。方向不同，赌注相同：不再死磕几何微缩，把先进芯片的入场券从光刻机手里，部分转移到结构创新手里。
🧱 3D DRAM：给存储晶体管盖楼
平面微缩走到尽头，唯一剩下的方向是天空。
DRAM这几十年干的事，本质上是在二维平面上把晶体管越做越小。但平面微缩的边际成本已经高到连三星、SK海力士都开始犹豫。3D DRAM的思路，是把NAND闪存玩过的“垂直堆叠”搬到DRAM上——晶体管不再横向挤，而是像盖楼一样一层层往上摞。
听起来简单，做起来有一个绕不开的硬骨头：刻蚀。
北方华创的方案针对硅与硅锗交替堆叠的64层3D DRAM结构。制造时需要把硅锗层精准剥离，再在留下的硅层空隙里构建字线、位线和栅极。难点在于高深宽比结构下的横向选择性刻蚀——说白了，要横向“掏空”几十层叠在一起的硅锗，还得保证硅骨架毫发无损、每层掏得一样干净。这是全球性的行业难题，掏不好就是整片晶圆报废。
北方华创的办法是把工艺切成“刻”与“清”两步循环迭代：先用无偏置的电中性氟自由基定点刻蚀硅锗，再引入反应气体清理底部副产物沉积，确保刻蚀气体能垂直穿透纵深。论文披露的数据相当硬核：
| 指标 | 数值 | 意味着什么 |
|---|---|---|
| 硅锗与硅刻蚀选择比 | 超过500:1 | 掏硅锗几乎不伤硅 |
| 200纳米夹层单次硅层损耗 | 10埃（1纳米）以内 | 骨架损耗可控 |
| 64对交替层结构均匀度 | 超过95% | 深层浅层一样干净 |
产业逻辑很清楚：3D DRAM的工艺重心从光刻转向刻蚀与沉积，这恰好避开了EUV这个被卡得最死的环节，而刻蚀设备国产化率恰恰是国内设备链里走得最靠前的。据多位接近产业链的人士透露，设备厂与存储厂的联合工艺开发早已不是新闻，论文只是把台面下的协同摆上了台面。
🌡️ 叠得越多反而越冷？韬定律的账本
芯片最耗电的不是计算，是数据搬运。
同样在9月4日，何庭波的论文更新给了“堆叠必发热”论一记实测数据回击。传统观点认为，单位面积塞进更多晶体管，功率密度上升，芯片只会更烫。但麒麟2026的数据恰好相反：晶体管密度较前代提升约55%，等性能条件下，NPU功耗下降66%、GPU下降58%、CPU性能核下降41%。
这背后的账本，是何庭波的“通勤”类比：晶体管执行计算要耗能，数据在模块之间长距离传输同样要耗能，而且后者才是大头。论文指出，在典型智能手机工作负载中，动态功耗约占总功耗的90%，而动态功耗公式里电容的主要来源并非晶体管本身，而是金属互连——线拉得越长，电容越大，能耗越高。
| 模块 | 等性能条件 | 关键变化 | 功耗降幅 |
|---|---|---|---|
| NPU | 维持29 TOPS | 频率降63%，电压0.85V降至0.55V | -66%（功率密度-73%） |
| GPU | 均为61 FPS | 电压低200mV | -58% |
| CPU性能核 | HNX同性能 | 频率低9%，电压低200mV | -41% |
LogicFolding（逻辑折叠）由此而来：不是简单把芯片摞起来，而是把原本横向铺开的长距离“通勤”变成短距离“垂直换乘”，从源头压缩信号传输距离和互连电容。密度上，麒麟2026从约1.55亿颗/mm²提升至2.38亿颗/mm²——论文明确说，这个单代增幅相当于传统几何微缩连续三年的成果。若追求极限，Turbo模式下NPU最高70 TOPS，提升141%。
一句话总结韬定律的逻辑：晶体管会堵，不如修立交桥。
🛣️ 为什么大家都在“竖着走”
当横着走被堵死，竖着走就成了共识，而不是选择。
把9月初这两个节点放进更大的时间线里看，脉络会更清晰：
- 传统几何微缩：进入纳米时代后，单代密度提升逐年放缓，先进节点研发成本指数级上升
- EUV出口管制：西方对华EUV光刻机出口持续收紧，先进光刻路线被实质性锁死
- 3D NAND先例：存储行业早已证明垂直堆叠能带来密度跃迁，且刻蚀替代了大部分光刻权重
- 2026年5月：华为对外发布“韬定律”，为后摩尔时代寻找新路径
- 2026年9月4日：何庭波论文更新，麒麟2026实测数据公开
- 2026年9月5日：北方华创发表3D DRAM刻蚀突破论文
这不是巧合，而是同一套地缘约束下的产业分工：制造侧，存储厂需要设备厂先把刻蚀这座山搬开；设计侧，芯片公司需要在受限工艺节点上，用架构与堆叠榨出接近先进节点的能效。EUV封锁收紧的背景之下，三维堆叠成了少数几条不需要“求人”的路径。据多位接近人士的说法，国内设备、材料与存储厂之间围绕3D DRAM的联调实验，过去两年密度明显提高——产业界早就不纠结“要不要换赛道”，只在争论“什么时候量产”。
更值得玩味的是角色互换：北方华创在IEEE发论文，华为在ChinaXiv预印本更新数据。设备厂从“跟着国际大厂图纸走”变成自己定义工艺窗口，这本身就是产业话语权变化的信号。
⚠️ 冷静点：从论文到量产还隔着几座山
论文里的95%均匀度，和产线上的良率，是两个世界。
欢呼声中需要泼一点冷水。
第一，实验室参数与量产良率之间隔着工程化深渊。500:1的选择比是在论文条件下实现的，64层堆叠的量产刻蚀要面对晶圆级一致性、腔体寿命、吞吐率与成本的多重挤压。刻蚀一道工序达标不等于3D DRAM打通——沉积、光刻、量测、封装，每一环都有硬仗。
第二，3D DRAM的产业成熟度远未到量产宣言的阶段。三星、SK海力士、美光同样在布局，全球范围内尚无成熟的量产范式可抄，国产路线既没有时间表优势，也没有试错冗余。
第三，韬定律同样需要持续验证。何庭波自己在论文里也承认，能耗、性能、制造和成本之间的平衡，决定这条路线能走多远。LogicFolding对设计流程、EDA工具链、散热封装的改造是系统性的，单点数据漂亮不代表整个产品周期都漂亮。
但换个角度看，正是这种“论文先行、数据透明”的姿态值得注意——过去国产半导体叙事偏爱宏大发布，如今开始用可被同行检验的实测数据说话。技术叙事从口号转向证据链，这比任何单点突破都更接近产业成熟的标志。
小结
一个星期里，设备侧交出刻蚀答卷，设计侧交出能效答卷，两份答卷共同勾勒出后摩尔时代的国产路线图：光刻被锁，就用结构换密度；微缩受限，就用堆叠换能效。
当然，赌注才刚押下。3D DRAM距离量产还远，LogicFolding需要更多产品代际来证明可复制性。但方向已经清晰——当EUV的大门关上时，中国半导体产业没有在门前徘徊，而是转身去砌楼梯。接下来的关键观察点，是长鑫存储的工艺整合进度，以及下一代麒麟芯片能否延续这组功耗数据。楼梯能不能通天，两三年内见分晓。