AI算力暗战：GPU的护城河正在漏水

三则消息，看似各说各话：OpenAI的自研推理芯片Jalapeño曝光，台积电与ASML联合牵头大版图光掩膜过渡，三星在Hot Chips 2026上要把HBM的基底层变成会思考的逻辑层。

但把这三块拼图放上同一张桌子，画面立刻清晰了——AI算力的游戏规则正在换：峰值参数失宠，系统协同上位，讲了十几年的GPU故事，第一次出现了结构性裂缝。

这篇文章，我们把三条线索逐一拆开，看看它们到底指向哪里。

🔥 Jalapeño：OpenAI的“辣椒”为什么辣

先说场景。你让一个AI Agent帮你订机票，它要在几分钟内调用搜索、比价、填表、支付，背后是几十次模型调用。每一次调用，用户的耐心都在倒计时。这种交互式、多智能体的推理负载，和传统“一次喂一个大prompt”的批处理推理，完全是两种动物。

Jalapeño就是为这种动物设计的。按照SemiWiki的报道，这是OpenAI专为AI推理定制的加速器，瞄准的正是交互式和Agent系统背后的低时延、多芯片协同负载。

它的核心设计哲学只有一句话：有用的性能，不能被简化成峰值浮点算力或内存带宽。真正决定体验的，是多颗芯片协同工作时，答案多快能送到用户手上。

这句话实际上是对行业长期“跑分文化”的正面回应。可以用一组数字说明推理的经济账：

• 据SemiWiki援引供应链消息，Jalapeño的设计目标是将交互式推理的每token成本较基于H100的方案降低约50%–70%，且OpenAI未对此官方确认，数字应以量产后的第三方实测为准；
• 据Epoch AI的统计，2022–2024年间前沿大模型的每token推理成本平均每年下降约一个数量级——下降主要来自模型优化与硬件换代，但硬件端仍有巨大空间；
• 多位接近云厂商芯片团队的人士透露，如今内部评估自研芯片的第一指标，已经从峰值算力换成了“每token能耗”和“P99长尾时延”——即最慢的那1%请求的响应时间，它才是用户流失的直接来源。

产业逻辑冷酷得很：训练是一次性买卖，模型训完就封箱；推理是一张永续账单——每个token、每一秒响应、每一度电，都在持续烧钱。以一个日均处理10亿次请求的头部AI服务估算，每token能耗哪怕只下降10%，折算到全年也是数千万美元级的电费差（按业界通行的推理功耗口径粗估）。

这意味着自研芯片的身份变了：过去它是财务部门主导的“降本工具”，现在它是产品团队主导的“体验工具”。当一家头部AI公司的核心竞争力取决于响应速度和账单大小，它就没有理由把命脉完全交给通用GPU的迭代节奏。

Jalapeño的辣，不在芯片本身，而在它宣示的姿态：推理时代，定义“好芯片”的标准，正在从芯片厂商手里，转移到使用芯片的人手里。

📈 大版图掩膜：High NA的隐形门槛

就在自研芯片热闹登场的同时，产业链最上游也在动。台积电与ASML宣布了一项联合行动：牵头整个半导体产业，向更大版图的EUV光掩膜（Photomask）过渡，为High NA EUV的产业化铺路（信源：SemiWiki、ASML公开表态）。

掩膜，是光刻工艺里最不起眼却最昂贵的环节之一。一块高阶EUV掩膜，就是把整个芯片设计“印”在石英和钼硅多层膜上的母版。这里有几个关键规格值得记住：

• 现行EUV掩膜沿用的仍是6英寸（152mm×152mm）方形基板，对应单次曝光场26mm×33mm；
• High NA EUV（数值孔径从0.33提升到0.55）分辨率更高，但物理特性决定了单次曝光场缩水一半，只剩26mm×16.5mm；
• 对动辄600–800平方毫米的AI大芯片（如NVIDIA B200约为622mm²量级）来说，单场装不下，就必须切半、分次曝光再拼接——套刻精度稍有偏差，良率就被吃掉一大块；
• 行业讨论中的大版图掩膜方案，目标是在不更换6英寸基板格式的前提下扩展可用的拼接逻辑，具体尺寸规格仍待ASML与产业界最终定案（据SemiWiki报道，格式尚未冻结）。

大版图掩膜，等于把曝光的“画布”重新撑开，让High NA直接盖大章，而不是拼邮票。

但为什么必须两家联合、还要拉上“整个产业”？因为掩膜从来不是fab一家的家务事：

写版机、掩膜基板、传输盒、检测设备——整条工具链都要跟着改格式。这就是为什么ASML和台积电要“发起行业倡议”而不是“内部决定”：这是一个需要全产业链投票的标准问题。

补充一个成本参照：ASML的High NA设备TWINSCAN EXE:5000单台报价约3.8亿美元，是上一代Low NA EUV的两倍以上（信源：ASML财报电话会与路透社报道）。设备如此昂贵，掩膜格式若还要走弯路，先进制程的单位成本将进一步失控。

判断很直接：谁先完成大版图掩膜生态的闭环，谁就在2nm之后的先进制程竞赛里握住了方向盘。掩膜格式一旦定下，就是十年为期的护城河——而这一次，护城河的砖是ASML和台积电一起砌的。

💾 当内存开始思考

第三块拼图来自Hot Chips 2026。三星的报告标题直白得近乎宣言——《HBM基底层：HBM如何借助先进逻辑工艺进化》。

先补一句背景。HBM（高带宽内存）是把多层DRAM裸片像千层饼一样垂直堆叠起来的内存形态，是AI芯片最抢手的口粮，如今长期供不应求。带宽规格的演进轨迹是：

• HBM3E：单栈带宽约1.15–1.28TB/s（12-Hi堆叠，1024bit接口）；
• HBM4：接口位宽翻倍至2048bit，目标单栈带宽约2TB/s；
• 而带宽翻倍的代价是基底层与GPU之间的信号完整性压力剧增——这正是基底层工艺被推上桌面的直接原因。

传统上，千层饼最底下那层“基底层”（Base Die）是个老实人：它只负责把上面堆叠的DRAM裸片连接到GPU、TPU或其他处理器，是个纯粹的通信层。现役HBM3E的基底层仍用约100nm级的成熟DRAM工艺制造；而HBM4起，基底层改用逻辑工艺已成行业定局——SK海力士已确认其HBM4基底层将由台积电代工（信源：SK海力士2024年公开表态及路透社报道），三星则计划自用旗下逻辑工艺（据韩媒及Hot Chips 2026议程信息）。

三星的新主张是：这个老实人，该上岗干活了。用先进逻辑工艺制造基底层，让它承担远不止“连线”的职能——存储的堆叠里，可以长出真正的计算能力。

为什么现在要这么做？因为AI芯片最大的瓶颈早已不是算力本身，而是数据搬运。数据在内存和处理器之间来回奔波，消耗的时间和功耗经常超过计算本身——业界通行的估算口径是，数据搬运的能耗可达对应计算环节的百倍量级（信源：Horowitz等人在通信与计算能耗模型上的经典论文）。把一部分逻辑下沉到内存旁边、甚至内存里面，是物理上最省功耗的路径——数据不用再跑那条昂贵的总线了。

这里还有一层更微妙的产业博弈。HBM基底层用先进逻辑工艺制造，意味着存储厂商必须在逻辑工艺能力上和晶圆代工厂正面较量。三星是全世界唯一同时握有先进逻辑产线、先进DRAM产线和先进封装能力的公司——把基底层逻辑化，等于把三条腿拧成了一个支点。而SK海力士选择把基底层外包给台积电，等于在另一边结成了跨阵营同盟。

判断：这是存储行业第一次有机会反向定义“计算长什么样”。过去是处理器定规格、内存跟着跑；未来，可能是内存先说“我可以顺便算”，处理器来排队。

🧩 三条线索，拼成一张图

现在把三条线索并排放在一张桌上：

表面看，一个在设计端，一个在制造端，一个在存储端。但往深看一层，三件事其实是同一件事：在AI基础设施的每一层，同时重排电路。

变化的核心是“性能”这个单词的定义被改写了。过去十年，性能约等于FLOPS和带宽的军备竞赛；现在，性能的定义变成了一个系统指标——单位时间内、单位能耗下，能送出多少有效token。

这个新定义，把原本躲在幕后的角色全部推到了前排：掩膜格式决定了单颗芯片能做多大，基底层工艺决定了数据搬运多贵，云厂商的负载特征决定了芯片架构往哪偏。设计、制造、存储，第一次要在同一个方程式里求解。

⚠️ 谁的压力最大

先说最明显的：通用GPU厂商。GPU的商业模式建立在“一芯通吃”上——用极快的迭代速度和通用架构，覆盖训练与推理的所有长尾。但当最大的客户开始为自家负载定制芯片，把“够用且便宜且快”的专用方案拿走，通用芯片剩下的市场，竞争密度会陡然上升。GPU不会一夜失宠，但它必须开始和客户站在同一张设计桌上对话，而不是隔着产品发布会喊话。

再看制造端。三星借HBM基底层逻辑化，把自己重新包装成“逻辑+存储+封装”三位一体的玩家；台积电则用大版图掩膜标准，把领先优势从制程延伸到了产业标准的定义权。存储与代工的边界，正在被HBM基底层这个新变量搅浑——下一次HBM世代的客户选择，可能不再只看DRAM堆叠层数，还要看基底层用谁的逻辑工艺。

最后是设备端。ASML通过牵头新掩膜格式，实际上在为自己下一个十年的High NA业务提前绑定生态：格式是它定的，设备是它造的（单价约3.8亿美元），客户转换成本是它受益的。这种“标准先行”的打法，比卖一台光刻机高明得多。

小结

三则消息，一个方向，而且各有硬指标可以验证：

• Jalapeño改写了“好芯片”的标准——衡量它的不是FLOPS，而是每token成本能否降五成以上、P99时延能否压进交互体验的红线；
• 大版图掩膜在为High NA EUV清障——26mm×16.5mm的缩水曝光场能否重新撑开，决定了600mm²以上的大芯片在2nm之后是“盖大章”还是“拼邮票”；
• HBM基底层则试图让内存自己长出算力——单栈2TB/s的HBM4时代，基底层用谁的逻辑工艺，将直接决定数据搬运的能耗账单。

三者共同宣告：AI算力竞争的坐标系，已经从单点峰值切换到系统协同，估值公式从“堆了多少”改写成“送得多快、花得多省”。

接下来值得盯住两个观察点：谁的High NA掩膜生态先闭环（看ASML掩膜格式的最终定案时间表），谁的HBM下一代基底层先上机（看三星自用逻辑工艺与“SK海力士+台积电”同盟的量产竞速）。答案揭晓之时，就是算力格局重新排座之日。

参考信源

1. SemiWiki：关于OpenAI自研推理加速器Jalapeño的报道（每token成本目标、设计定位）；

2. SemiWiki及ASML公开表态：大版图EUV掩膜行业倡议、High NA曝光场规格、TWINSCAN EXE:5000设备价格；

3. Hot Chips 2026议程：三星报告《HBM基底层：HBM如何借助先进逻辑工艺进化》；

4. SK海力士2024年公开表态及路透社报道：HBM4基底层交由台积电代工；

5. Epoch AI：前沿模型每token推理成本年度下降趋势统计；

6. Horowitz等人关于数据搬运与计算能耗比的经典研究；

7. “接近云厂商芯片团队的人士”相关表述为报道口径，OpenAI、台积电、三星均未官方确认，请以量产实测与官方披露为准。