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SRAM单元尺寸冻结八年后，台积电A14终于砍下19%的微缩，2028年量产；英特尔则押注High NA EUV单次曝光与背面供电，14A瞄准同一时间窗。陈立武

韬定律论文再更新，首次披露麒麟2026实测：晶体管密度提升55%，等性能下NPU功耗降66%、GPU降58%、CPU降41%。本文拆解LogicFolding反

英伟达计划明年推出Rubin Ultra NVL576，用CPO光互联与NVLink把576颗GPU绑成一个'巨型GPU'，FP4推理算力15 Exaflops

AI数据中心把DRAM产能抢购一空，三星2027年产能八成已被长协锁定，HBM均价预计翻倍。美光祭出vHBM垂直堆叠架构，把DRAM直接焊在处理器头顶，冲2TB

Cadence 发布芯片设计专用 AI 模型 Maestro，2026 年 Q4 向部分客户开放；AI 正把 18~24 个月的芯片设计周期压缩到一年以内。Ag

台积电A14节点预计2028年量产，6T SRAM位单元从0.021µm²缩至0.017µm²，打破N5以来八年的缩放停滞。同时英特尔14A加速推进PDK迭代并

当制程微缩追不上算力增长，封装成了AI芯片真正的胜负手。本文拆解TSMC的CoWoS-S硅中介层方案如何解决数据、供电与互联三大瓶颈，并分析面板级封装为何被视为

CFET把N型与P型晶体管垂直堆叠，用一半面积实现同样逻辑，英特尔、台积电、三星和IBM研究院都已拿出功能样片。而让死对头排队进同一间洁净室的，是鲁汶的中试平台

最新拆解显示，国内厂商在无EUV的情况下，靠SAQP四重曝光与DTCO协同，用纯DUV做出32.5nm最小金属间距、113.4 Mtr/mm²密度的5nm级工艺

美光在10月21日的技术分享会上宣布放弃已研发约二十年的4F² DRAM，继续延伸6F²路线并押注3D DRAM，与三星、SK海力士及长鑫存储的路线选择形成鲜明

从平面到FinFET再到GAA，晶体管架构每十年换一次姿势。现在轮到CFET：把NMOS和PMOS垂直堆叠，同面积逻辑密度翻倍。Intel、台积电、三星与IBM

美光在同一天公布单条1TB的DDR6路线图，又遭遇桃园工厂24小时罢工。本文拆解DDR6的技术底牌、6F²与4F²的路线分裂、DRAM连续三季涨价的结构性原因，

一周之内，美光预告超400层G11 NAND、SK海力士公布热阻降30%的iHBM、英伟达以NVHBM促成三星与台积电罕见联手。三件事指向同一个判断：AI正在重

在OCP 2026全球峰会上，英特尔官宣自己是全球唯一量产12英寸InP硅光晶圆的晶圆厂，将磷化铟衬底从150毫米行业惯性中拉入300毫米时代。本文拆解这一官宣

英伟达在SEMICON West 2026展示OOI技术，将光引擎从有机基板迁入硅中介层，并演示单光纤256Gb/s的DWDM方案；台积电同时向GlobalFo

在2026 OCP全球峰会上，英特尔亮出硅光子学时代的底牌：全球唯一12英寸InP硅光大规模量产晶圆厂，叠加集成激光器可靠性业绩与外部光源标准话语权，剑指低于5

Hot Chips 2026上，OpenAI的推理ASIC Jalapeño把AI放进设计闭环：BF16乘法块级领先人类基线56%，矩阵单元面积缩小10%，路径

NVIDIA 的 NVHBM 新标准把内存控制器搬进 3D HBM 堆栈，但其 base die 必须用台积电 3nm 制造，三星被迫以客户身份找老对手代工。本

IBM与西门子宣布合作推进Nanostack架构：业界首个已知的三维纳米片堆叠晶体管设计，在指甲盖大小里塞进近千亿颗晶体管。本文拆解这条技术路线的工程逻辑、ED

华为公开纠偏“韬定律”误读：逻辑折叠不是叠芯片，而是三维协同设计。麒麟9050实测密度提升53.5%，NPU算力提升140%，键合间距已达1.5微米。麒麟202

同周两场发布：众星微推出国产首颗PCIe 6.0 Switch并在无锡现场拿下腾讯、联想等订单；IBM宣布2027Q1放出CFET结构的7A nanostack

长鑫宣布4F²架构与垂直环绕栅极晶体管突破，计划2026年底供应4F² DDR5 RDIMM，引发三巨头股价五天暴跌两成。本文拆解4F²技术逻辑、供需周期拐点与

鹏城实验室“河套线”通线，国内首个面向光通信异质集成光芯片的量产技术验证平台落地深圳河套。从晶圆级键合到单波400G全CMOS发射机，再到单纤16Tb/s光模块

IBM公布三维Nanostack晶体管架构后，联手西门子在EDA、工艺仿真与光刻优化上协同推进。本文拆解7埃节点的真实含义、垂直堆叠的产业逻辑，以及EDA从画图

铭芯启睿基于1TnR路线的1T4R 1Gb RRAM芯片“泰山一号”完成流片，在28nm成熟工艺上实现30Mb/mm²密度与小于20ns访问延时，为片上嵌入式存

麒麟9050系列随Mate XT 2与Mate90 Pro Max亮相并宣布量产，麒麟终端累计出货过亿。本文拆解'量产'背后的制造逻辑、双旗舰产品策略、手机So

长鑫存储总裁曹堪宇宣布，公司首款4F² DRAM产品将是面向服务器的DDR5 RDIMM，2026年底前问世。本文拆解4F²的技术难度、服务器内存的卡位逻辑、时

长鑫存储总裁曹堪宇在上海宣布年底将推出基于4F²设计的数据中心DRAM，若属实将是全球首次跨越6F²门槛。本文拆解4F²的技术难度、垂直环绕栅极路线的产业逻辑，

三星在OCP全球峰会2026上亮出HBM5、CXL内存池化与下一代SSD三条技术路线，并联手AMD现场演示CMM-D内存池化方案。同期苏姿丰访韩寻求存储与代工合

华为在2026麒麟媒体沟通会上首次公布麒麟9050 Pro架构图，并确认下一代麒麟2027芯片已就绪、测试符合预期。本文拆解其背后的逻辑折叠技术：从几何缩微转向

ASML与蔡司以同行评审论文形式公布Hyper NA EUV蓝图：数值孔径提至0.75、5nm单次曝光、约十年后就绪。本文拆解其技术取舍、产业排期与绕行路线，并

2018年弃赛7nm后，GlobalFoundries以FDX Fusion重返先进制程竞争。本文解析FD-SOI技术路线的底层逻辑、格芯的差异化打法，以及它在

国产EDA工具覆盖率从不到30%提升到85%，但全流程支撑能力仍是短板；同期壁仞科技新一代GPU提前点亮并募资40亿港元冲刺量产。设计工具与算力产品两条线同步推

华大九天董事长刘伟平在工博会上披露，国产EDA工具覆盖率已从不足30%提升至85%，平板显示、存储、晶圆制造三大领域国产化率均超50%。但覆盖率不等于替代力：全

长鑫G6代DRAM指标流出：不靠EUV，靠193nm浸没式光刻加SAQP多重图案化，单元面积再缩30%，并首次引入晶圆级混合键合。同期内存暴涨逼出惠普、戴尔首次

长鑫G6平台技术指标流出：继续吃DUV老本，靠SAQP多重图案化把DRAM单元面积再缩30%，并首次引入晶圆级混合键合，为4F²架构与3D DRAM铺路。本文拆

英伟达豪掷1.87万亿元锁定2027年37.3%的HBM供应，美光消费级内存毛利率冲上88%，存储原厂重获定价权；同一时间，Syracuse等三校发布RAPID

定制芯片成为AI数据中心降功耗、降时延的关键，而EDA行业正迎来第二重变革：Synopsys携手OpenAI把Agentic AI引入IC设计，Siemens则

长鑫G5追平三巨头量产水平，下一代G6据预测将靠193i DUV+SAQP加键合工艺，把cell面积再砍30%，最快2028年问世。在存储涨价周期延续到2030

蔡司SMT与ASML发表论文，提出数值孔径不低于0.75的Hyper-NA EUV方案，把光刻路线图再推一格。本文拆解其技术逻辑、High-NA的产业账本，以及

三星12层HBM4E据报已通过英伟达质量验证，从HBM3E出局的它有望重返Rubin Ultra供应链。本文拆解技术突破、HBM竞争格局与认证背后的产业逻辑。

拆解显示麒麟9050 Pro采用LogicFolding双die架构，随后有报道称高通将授权相关专利。本文从拆机细节、封装路线、专利博弈与地缘格局四个层面，解读

长鑫存储在第四届集成芯片和芯粒大会上宣布，年底推出融合4F²架构与混合键合的DDR5 RDIMM。自研VSG垂直晶体管、300余件专利族、服务器级首发路径，意味

华为把下一代昇腾NPU时间表往前拨了几个季度，FP4性能翻倍预期；同一周，华科等四校联合团队在氧掺杂WSe2二维晶体管接触电阻上取得突破。一近一远两条线，拼出中

新思科技与OpenAI共建GPT-Synopsys，让AI智能体直接操作EDA工具跑完芯片设计流程；随后又探索与中国AI实验室合作。本文拆解这场AI+EDA变革

ASML与蔡司画出Hyper NA EUV十年路线图，马斯克拉英特尔入伙TeraFab超级晶圆厂，台积电研究院则在0.42nm氧化铝界面上逼近硅的极限。光刻、制

加州大学圣塔克鲁兹分校最新论文提出把时钟网格搬到芯片背面，与背面供电网络（BSPDN）协同设计。这不仅是布线技巧的优化，更预示2nm之后芯片正面、背面分工重构：

Syracuse、FAU与TU Dresden团队发布RAPID架构，把DRAM内计算的并行粒度从列级推进到行级，直击数据重排开销这一PUM落地的最大痛点。本文

Synopsys官宣联手OpenAI，把前沿大模型接入EDA工具链，芯片设计正从『人用工具』转向『智能体跑流程』。这不是又一个Copilot插件，而是EDA商业

2026年Q2全球晶圆代工2.0市场营收同比增长25%至966亿美元，AI芯片是核心引擎。与此同时，泛林SA-CFET架构试图把CMOS推过1nm。本文拆解钱从

京都大学用标准离子注入做出600℃可工作的SiC晶体管，并宣称兼容常规晶圆厂；同期Wolfspeed拿下15亿美元条件式本土产能承诺。一件是器件天花板的学术突破

Carl Zeiss SMT与ASML联合发表Hyper-NA EUV论文，提出数值孔径不低于0.75的光刻系统架构。本文拆解从0.33到0.55再到0.75的

HBM堆叠总厚度被钉死在775微米——300mm逻辑晶圆的标准厚度。层数往上加、总高不能涨，凸点工艺撞上物理下限。SK海力士一边用MR-MUF护送英伟达Rubi

TSMC的A14（1.4nm）已在新竹与中科两大晶圆厂启动试产，风险试产瞄准2027年、2028年量产，进度好于预期。但1.4nm的胜负手不止在光刻与晶体管结构

华为昇腾950超节点、麒麟9050 Pro逻辑折叠与AMD EPYC 9006 LP几乎同期亮相，三家不约而同绕开先进制程竞赛，转向架构、封装与系统级创新。本文

Teradyne将老化测试与系统级测试整合为一体化方案，瞄准高功耗AI芯片与车规器件的测试成本痛点。本文拆解这一整合背后的产业逻辑：测试环节为何正成为先进芯片的

OpenAI与Synopsys联手开发GPT-Synopsys，一个能直接操作EDA工具的半导体专用大模型。本文拆解这桩联姻背后的算盘、EDA护城河为何难绕、芯

AI算力需求正在把半导体创新的主轴从晶体管微缩推向先进封装、光子学、热管理与系统集成。本文拆解这场重心迁移的产业逻辑：当制程节点不再是唯一变量，封装、光互连与散

一周之内，三条看似不相关的消息串起同一条主线：后摩尔时代的芯片创新已从单一制程微缩，转向材料（氧掺杂WSe2二维晶体管）、架构（华为LogicFolding获高

加州大学圣塔克鲁兹分校最新论文把时钟网格也搬到芯片背面，与背面供电（BSPDN）配合，在2nm GAAFET节点同时降低时钟偏斜与功耗。当摩尔定律正面逼近极限，

Syracuse、FAU与TU Dresden团队发布RAPID架构，让DRAM以行并行方式直接计算，绕开存内计算最头疼的数据重排开销。本文拆解存内计算的技术路

Syracuse大学、FAU与德累斯顿工业大学团队发表RAPID论文，提出行并行的DRAM内存内计算架构，绕开传统PUM方案先重组数据再计算的隐形开销。本文拆解

高通宣布授权华为LogicFolding堆叠硅设计与5G等技术，交易完成时估值约69亿美元。LogicFolding在DUV产线上通过垂直堆叠两张硅片，实现晶体

泛林SA-CFET、Rapidus生态联盟与台积电0.42nm二维材料成果在同一周期密集落地，分别对应架构、生态、材料三条续命路径。本文拆解三条路线的技术逻辑与

当GPU算力狂飙而存储带宽掉队，AI真正的瓶颈从晶圆转移到了封装环节。NAND靠更薄裸片与更高堆叠续命，HBM则被三星推到'DRAM直接摞上处理器'的三阶段路线

京都大学用标准离子注入做出600°C可工作的碳化硅晶体管，且兼容常规晶圆厂工艺；同一时间，安世半导体母公司闻泰科技3.18亿美元资产遭法院冻结。技术向上捅破耐温

SK海力士在Hot Chips 2026上官宣：HBM堆叠总厚度被775微米锁死，微凸点路线走到头。公司一边把MR-MUF延伸到Nvidia Rubin平台续命

台积电A14（1.4nm）已在新竹宝山与台中启动试产，风险试产瞄准2027年，量产定档2028年；同期N2产能目标从10万片上调至12万片/月，流片数量是N3同

三星在Hot Chips 2026发布业内首个LPDDR5X-PIM，AI推理速度提升3.01倍、带宽扩大8倍；同期HBM4/4E产能计划2027年翻倍至5万片

Intel宣布完成100万片High-NA EUV晶圆处理，40步缩到10步、单季3万片的数字背后，是一场与ASML绑定三年的工艺豪赌开始兑现。本文拆解High

DRAM单季营收环比暴涨60%、台积电联手ASML换大版面光掩膜、EDA工具被迫重构——三件看似不相干的事，其实是同一条线：AI把整条半导体产业链从平面拽向立体

OpenAI硬件负责人披露Jalapeño ASIC采用AI辅助设计，称其为行业建立新基线，求学者已排起队。本文拆解AI介入环节、自研ASIC底层逻辑，以及抄作

OpenAI自研推理芯片Jalapeño浮出水面，核心逻辑是延迟与能耗而非峰值算力；三星与台积电双代工暗示其量级惊人。对照组是CXMT的HBM3E：25%的良率

TrendForce研判CoWoS-L将凭成熟度与良率优势保持AI芯片封装主流地位至2028年；台积电拟把CoWoS月产能从约13万片300mm约当晶圆翻倍至2

Intel 18A节点上的Panther Lake计算tile良率据报已达80%，High-NA EUV正式进入量产验证，叠加Nova Lake回流自产的传闻，

从EDA工具的AI化，到OpenAI的Jalapeño自研项目，再到苹果A20 Pro登上台积电2nm，AI正在从芯片的使用者变成设计者。本文拆解这场'硅设计硅

何庭波在ChinaXiv提交第三篇论文，用麒麟2026分模块实测数据回应三维堆叠发热质疑：密度提升55%，等性能功耗大幅下降。韬定律的真正含义是把性能进步与EU

台积电与阳明交大在单层MoS₂晶体管上做出0.42纳米氧化铝界面，向硅的物理极限之外探路；同一时间，Intel宣称14A与台积电A14性能差距在5%以内。本文拆

当NAND单元缩小逼近物理极限，存储产业把火力转向封装：更薄的裸片、更高的堆叠、混合键合互连。Synopsys把PCIe 6.0 PHY塞进面对面3D堆叠验证，

OpenAI 与新思科技宣布多年期合作，开发面向芯片设计的专用模型 GPT-Synopsys。本文拆解这笔交易的本质：AI 进 EDA 不是新鲜事，但前沿大模型

京都大学团队用离子注入与底栅结构，做出了能在600°C下工作的碳化硅晶体管，且兼容标准产线。高温不再是必须绕开的物理禁区，硅与宽禁带材料的权力边界，正在被重画。

HBM堆叠总厚度被775微米物理红线卡死，SK海力士一边把MR-MUF延续到英伟达Rubin平台续命，一边押注混合键合作为HBM5入场券。2nm以下多芯片拼装成

台积电A14（1.4纳米）已在宝山20厂与中科25厂启动试产，风险试产瞄准2027年，2028年量产。与此同时N2产能目标从10万片上调至12万片/月。本文拆解

三星在Hot Chips 2026发布业内首款LPDDR5X-PIM，把逻辑单元塞进内存；同时HBM4/HBM4E产能2027年翻倍至5万片/月；英伟达Rubi

Hot Chips 2026上，SK海力士把HBM的未来押在先进封装与更密的垂直堆叠上；台积电混合键合在逻辑芯片上量产、在内存上却意外推迟；三星则抛出三阶段路线

SiFive与AMD在AI Infra Summit上让ROCm 10.0跑通RISC-V数据中心服务器，P870-D CPU与AMD GPU完成AI负载演示。

OpenAI公开宣称其自研加速器Jalapeño以AI辅助设计完成，并称之为行业新基准，业内多方求教其方法论。本文拆解这一事件背后的设计范式转移、产业逻辑与潜在

Intel宣布High-NA EUV晶圆累计突破一百万片，并将这套设备从14A节点反哺回18A量产。本文拆解High-NA量产化的真实进度、光罩从6英寸迈向12

Hot Chips 2026上英伟达发布面向Agentic AI的Vera CPU，台积电与ASML则宣布推动12英寸大光罩High NA EUV转型，并计划2

High-NA EUV时代，芯片尺寸受制于掩膜版大小，台积电、三星、英特尔罕见联合支持ASML推动6×12英寸掩膜版；另一边，Kepler Computing用

AI芯片尺寸冲破光罩极限，2.5D封装成为算力竞争的主战场。台积电CoWoS产能计划2028年翻倍至26万片/月，TrendForce判断CoWoS-L仍将主流

英特尔把High-NA EUV推进量产，Panther Lake完成制造端验证，赢得设备竞赛上半场；但曝光场减半带来的电学拼接与更大掩模版，才是决定这项技术能否

AI正在从芯片的使用者变成设计者：EDA工具全面智能化，OpenAI以Jalapeño项目下场自研；另一边，华为昇腾960超节点把算力卡堆到4096颗并首采NP

OpenAI发布首款自研AI加速器Jalapeño，20个月走完架构到流片全程，其中RTL到流片仅9个月。比性能数字更值得关注的，是LLM深度介入芯片设计的全新