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SRAM单元尺寸冻结八年后，台积电A14终于砍下19%的微缩，2028年量产；英特尔则押注High NA EUV单次曝光与背面供电，14A瞄准同一时间窗。陈立武

台积电A14节点预计2028年量产，6T SRAM位单元从0.021µm²缩至0.017µm²，打破N5以来八年的缩放停滞。同时英特尔14A加速推进PDK迭代并

CFET把N型与P型晶体管垂直堆叠，用一半面积实现同样逻辑，英特尔、台积电、三星和IBM研究院都已拿出功能样片。而让死对头排队进同一间洁净室的，是鲁汶的中试平台

最新拆解显示，国内厂商在无EUV的情况下，靠SAQP四重曝光与DTCO协同，用纯DUV做出32.5nm最小金属间距、113.4 Mtr/mm²密度的5nm级工艺

在OCP 2026全球峰会上，英特尔官宣自己是全球唯一量产12英寸InP硅光晶圆的晶圆厂，将磷化铟衬底从150毫米行业惯性中拉入300毫米时代。本文拆解这一官宣

在2026 OCP全球峰会上，英特尔亮出硅光子学时代的底牌：全球唯一12英寸InP硅光大规模量产晶圆厂，叠加集成激光器可靠性业绩与外部光源标准话语权，剑指低于5

IBM与西门子宣布合作推进Nanostack架构：业界首个已知的三维纳米片堆叠晶体管设计，在指甲盖大小里塞进近千亿颗晶体管。本文拆解这条技术路线的工程逻辑、ED

鹏城实验室“河套线”通线，国内首个面向光通信异质集成光芯片的量产技术验证平台落地深圳河套。从晶圆级键合到单波400G全CMOS发射机，再到单纤16Tb/s光模块

IBM公布三维Nanostack晶体管架构后，联手西门子在EDA、工艺仿真与光刻优化上协同推进。本文拆解7埃节点的真实含义、垂直堆叠的产业逻辑，以及EDA从画图

麒麟9050系列随Mate XT 2与Mate90 Pro Max亮相并宣布量产，麒麟终端累计出货过亿。本文拆解'量产'背后的制造逻辑、双旗舰产品策略、手机So

2018年弃赛7nm后，GlobalFoundries以FDX Fusion重返先进制程竞争。本文解析FD-SOI技术路线的底层逻辑、格芯的差异化打法，以及它在

2026年Q2全球晶圆代工2.0市场营收同比增长25%至966亿美元，AI芯片是核心引擎。与此同时，泛林SA-CFET架构试图把CMOS推过1nm。本文拆解钱从

TSMC的A14（1.4nm）已在新竹与中科两大晶圆厂启动试产，风险试产瞄准2027年、2028年量产，进度好于预期。但1.4nm的胜负手不止在光刻与晶体管结构

加州大学圣塔克鲁兹分校最新论文把时钟网格也搬到芯片背面，与背面供电（BSPDN）配合，在2nm GAAFET节点同时降低时钟偏斜与功耗。当摩尔定律正面逼近极限，

泛林SA-CFET、Rapidus生态联盟与台积电0.42nm二维材料成果在同一周期密集落地，分别对应架构、生态、材料三条续命路径。本文拆解三条路线的技术逻辑与

台积电A14（1.4nm）已在新竹宝山与台中启动试产，风险试产瞄准2027年，量产定档2028年；同期N2产能目标从10万片上调至12万片/月，流片数量是N3同

Intel宣布完成100万片High-NA EUV晶圆处理，40步缩到10步、单季3万片的数字背后，是一场与ASML绑定三年的工艺豪赌开始兑现。本文拆解High

Intel 18A节点上的Panther Lake计算tile良率据报已达80%，High-NA EUV正式进入量产验证，叠加Nova Lake回流自产的传闻，

台积电与阳明交大在单层MoS₂晶体管上做出0.42纳米氧化铝界面，向硅的物理极限之外探路；同一时间，Intel宣称14A与台积电A14性能差距在5%以内。本文拆

台积电A14（1.4纳米）已在宝山20厂与中科25厂启动试产，风险试产瞄准2027年，2028年量产。与此同时N2产能目标从10万片上调至12万片/月。本文拆解

Intel宣布High-NA EUV晶圆累计突破一百万片，并将这套设备从14A节点反哺回18A量产。本文拆解High-NA量产化的真实进度、光罩从6英寸迈向12

Hot Chips 2026上英伟达发布面向Agentic AI的Vera CPU，台积电与ASML则宣布推动12英寸大光罩High NA EUV转型，并计划2

High-NA EUV时代，芯片尺寸受制于掩膜版大小，台积电、三星、英特尔罕见联合支持ASML推动6×12英寸掩膜版；另一边，Kepler Computing用

英特尔把High-NA EUV推进量产，Panther Lake完成制造端验证，赢得设备竞赛上半场；但曝光场减半带来的电学拼接与更大掩模版，才是决定这项技术能否

台积电与阳明交大联合发布0.42纳米氧化铝界面，为单层MoS₂晶体管铺路；同期英特尔宣称14A与台积电A14性能差距在5%以内。一场围绕材料替换与节点竞赛的双重

台积电A14（1.4纳米）已在竹科宝山二十厂与中科二十五厂启动试产，风险量产有望提前至2027年。同期N2月产能目标从10万片上调至12万片，先进制程需求持续超

北方华创3D DRAM刻蚀突破与华为韬定律论文更新，指向同一条路径：绕开EUV，用三维堆叠换取先进芯片的入场券。本文拆解技术细节、实测数据与产业逻辑，并冷静评估

从台积电技术研讨会的路线图切入，拆解AI时代芯片设计面临算力与能耗双重约束下的产业解法：N2的GAA换骨、A16背面供电、以及CoWoS/SoIC封装体系，并推

昇腾960超节点把单节点算力卡规模从1024卡直接翻到4096卡，首次引入NPO近封装光学，并依托灵衢UnifiedBus套片重构AI算力底座。本文拆解这场发布

3D NAND冲破300层后，钨字线在电阻、残氟与填充三线触顶，钼成为必选项。三星、美光、SK海力士相继切换，钼沉积设备将在2027年撬动超10亿美元增量市场。

台积电A14（1.4nm）已在宝山晶圆20厂与中科25厂启动试产，风险试产瞄准2027年、2028年规模量产，节奏好于预期。本文拆解15%提速、30%省电、20

中科院GAA晶体管在DUV光刻机上实现50万倍开关比，理论上打开3nm等效性能窗口；华为昇腾960提前就绪并量产NPO超节点；博通AI收入同比暴涨221%。三条

台积电与阳明交通大学在单层MoS₂晶体管上做出0.42纳米氧化铝界面层，在硅逼近物理极限的当下，这是一次面向后硅时代的材料级卡位。本文拆解这项突破的技术含金量、

中科院公布新型GAA晶体管架构，在DUV光刻机上实现50万倍开关比，理论上解锁3nm等效性能，绕开EUV依赖。本文拆解其技术逻辑、MEOL/BEOL剩余瓶颈，并

当英特尔CEO陈立武在丹佛公开抨击全球95%先进产能押注台积电风险过高时，台积电选择用实验室回应：与阳明交通大学合作，做出0.42纳米氧化铝界面的单层MoS₂晶

中科院公布DUV光刻机制程下开关比超50万的GAA晶体管架构，理论上解锁3nm等效性能；同期华为公布昇腾960提前就绪与NPO超节点量产。器件创新绕设备、需求牵

华为发布麒麟9050 Pro，用逻辑折叠在DUV制程上实现3D堆叠，晶体管密度提升55%，绕开EUV叙事；同期长鑫存储DRAM营收环比近乎翻倍、市占逼近10%。

ASML同日官宣与台积电、三星、英特尔推进High NA EUV，核心是把使用数十年的6英寸掩膜升级为12英寸，以解决单次曝光面积缩水与'半场拼接'问题，三星与

ASML与台积电联手推动大尺寸光罩转向，为High NA EUV换取40%产能提升；三星则在Hot Chips上把HBM基底芯片推向先进逻辑制程。光刻与存储两条

ASML与台积电联手推动高NA EUV光罩从6英寸升级至12英寸，计划2031年建试产线、2033年量产。这不是简单的尺寸变化，而是为解决拼接限制、提升晶圆厂效

Intel 14A工艺D0缺陷密度提前达到0.5，进度领先18A三至四个季度，量产或早于台积电A14半年以上。本文拆解D0指标背后的良率逻辑、14A代工豪赌，以

ASML与台积电联手推动High NA EUV大尺寸光罩转型，新规格有望让4亿美元一台的光刻机效率提升约40%；同期三星宣布HBM基底层将走向逻辑化。两条线索共

ASML一天连发三份公告，台积电、三星、英特尔罕见同时为其下一代High NA EUV光刻机背书。这场集体护航的真正焦点不是光刻机本身，而是掩模从6英寸迈向12

英特尔率先宣布High NA EUV从研发走向量产，三星2028年用于DRAM、台积电2031年导入逻辑制程，三大巨头同步押注12英寸掩膜化解拼接难题；另一边，

英伟达首款量产级200G/lane CPO交换机全面量产，SK海力士在《自然·电子学》发文定义光互连路线图。本文拆解CPO为何成为AI基础设施的必选项，并串联算

Intel 14A工艺D0缺陷密度提前一年达到0.5，量产时点有望早于台积电A14半年以上。本文拆解D0背后的良率数学、代工翻身仗的客户逻辑，以及中国11万亿电

高盛最新报告给出关键判断：2035年中国7nm以下芯片供需缺口缩至34%，长鑫2028年满足一半DRAM需求。叠加Intel Diamond Rapids与SK